迷茫了幾天，痛苦了幾天，今天終於把crc迴圈編碼的verilog**搞定了，也許是心情好轉的緣故吧，不管怎麼說，終究是做出來了，之前寫的**，也沒找出是什麼原因，不管輸入什麼，編碼輸出總是同一碼元，鬱悶~~今天重新寫了一遍，原理還是一樣，結果卻是意料之中的，不管了，以後有時間再找原因吧，現在把寫好的**分享一下，希望大家提出意見
verilog**如下：
module code_crc(clk,reset,data,out);
input clk,reset;
input[7:0] data;
output[15:0] out;
reg[15:0] out;
//變數宣告
reg[16:0] s;
integer i;
always@(posedge clk)
begin
if(!reset)
begin
s=17'b0;
out=16'b0;
endelse
begin
s=;begin
for(i=7;i>0;i=i-1)
begin
if(s[16]==0) //若第一位為0，左移一位；
s=s<<1;
else begin
s=s^17'b11000000000000101;/*若第一位為1，則與生成多項式進行異或操作；*/
s=s<<1; //左移一位；
endend
out=s[15:0]; //s的後16位即為校驗位；
endend
endendmodule
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