//【funtion】: frequency even divider
//【ports】: clk:時鐘輸入[posedge]
// clkout：頻率輸出值;
//【instruction】：更改value為分頻值，以及更改計數值q的位數，使得q位數所允許的最大值》=(value/2)。
//【data】：2020/12/18。
//【version】：1.0
//【current state】:6分頻
module freq_even_div
(clk,clkout)
;parameter value=6;
//更改value為分頻值
input wire clk;
output reg clkout;
reg [3:
0] q;
//更改計數值q的位數，使得q位數所允許的最大值》=value/2。
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