與高階程式語言不同，hdl語言與硬體電路密切相關。在編寫**的過程時，不能將高階語言的思想帶入到hdl語言書寫上面來，而是需要時刻明白自己所寫的**對應的硬體是什麼。為此，下面將總結在verilog語言中常用語法對應的硬體結構。
d觸發器
always @(posedge clk) begin
q <=d;
end
if語句
if語句在fpga中會被綜合成多路選擇器。
always @(posedge clk) begin
if(sel)
q <=a;
else
q <=b;
end
由rtl電路圖可知，該電路由2選1選擇器和乙個d觸發器構成，其中d觸發器是由於在always塊(時序電路)中所綜合得到的，而選擇器是由if語句所綜合而來。
Python中常見的語法糖
知識點導航 1.橫線分隔符 2.交換兩個變數的值 3.判斷變數是否在範圍內 4.字串的乘法 5.列表相加 6.列表切片 7.解壓序列賦值給多個變數 8.with open 9.列表推導式 10.取兩個數中的最大值 在python3.6以及更高的版本中，像下面這樣寫就可以很清楚看出有幾個0 x 1 0...
es6 ie不相容 函式 ES6中常用的語法綜述
let定義 使用let定義變數的優點 塊作用域 使用 包起來的部分，形成塊作用域 作用域 全域性 區域性 閉包 子函式可以呼叫父函式的變數 總結 塊作用域實際上就是匿名函式自執行 let支援塊作用域 let不允許重複定義變數 let 塊作用域的好處 1.解決了變數衝突的問題 2.解決了迴圈裡面加事件...
FPGA綜合與VHDL語法
下面的內容是在富欣實習時總結下來的。綜合相關 1.劉工說，d觸發器最好不要一直重新整理，需要用到使能訊號，若使能訊號是長時間持續的，則需要取其的上公升沿和下降沿。2.以前寫 時，為了防止生成鎖存器，會像下面這樣寫 elsif clk event and clk 1 then if en 1 then...