1.verilog語言作用
用於描述順序執行或並行執行的程式結構，用於演算法級和rtl級的模型設計。
2.構成 模組的關鍵字
module 模組名（變數名1，變數名2，...）
endmodule
3.什麼叫綜合
綜合就是把hdl語言/原理圖轉換為綜合網表的過程。
4. 綜合用 什麼工具來實現
xst：支援vhdl, verilog-2002, 以及mixed language of vhdl and verilog語言
synplify：
precison ：
5.通過綜合產生的是什麼？產生的結果有什麼用處？
綜合產生的是 與實際工藝基本元件逐一對應的綜合網表，產生的結果可再通過佈線布局工具 自動 轉化為某種工藝的電路佈線結構。
6.**是什麼？ 為什麼要進行**？
通過測試平台（testbench）對設計的電路模組進行全面測試，通過觀測被測試模組的輸出訊號是否符合要求，除錯和驗證邏輯系統的設計和結構的正確性的過程稱為**。
7.如何產生連續的週期性測試時鐘
initial
begin
clock= 0；
endalways #50 clock=~clock；
always @（posedge clock）
begin
end
基本概念 C 基本概念
由於工作中需要用到c 編寫的一些工具，有時候需要根據需求修改或者定製工具，所以現在不得不學習一下c 的基礎語法，此為筆記，不成章法！機器語言 組合語言 高階語言 面向過程的程式設計方法 物件導向的程式設計方法 泛型程式設計方法 1 演算法設計 2 源程式編輯 3 編譯 4 連線 5 執行除錯 輸入裝...
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