邏輯電路設計之差分訊號pecl介面
1、pecl介面
2、pecl介面輸出結構
3、pecl介面輸入結構
1、pel是有ecl標準發展而來，在pecl電路中省去了負電源，較ecl電路更方便使用;
2、pecl訊號的擺幅相對ecl 要小，這使得該邏輯更適合於高速資料的串性或並行連線;
1、pecl 電路的輸出結構如圖，包含乙個差分對和一對射隨器;
2、輸出射隨器工作在正電源範圍內，其電流始終存在，這樣有利於提高開關速度;
3、標準的輸出負載是接50ω至vcc-2v的電平上，在這種負載條件下，out+與out-的靜態電平典型值為vcc-1.3v，out+與out-輸出電流為14ma;
4、pecl 結構的輸出阻抗很低，典型值為4~ 5 ω，這表明它有很強的驅動能力，但當負載與pecl 的輸出端之間有一段傳輸線時，低的阻抗造成的失配將導致訊號時域波形的振鈴現象;
1、是乙個具有高輸入阻抗的差分對;
2、該差分對共模輸入電壓需偏置到vcc-1.3v，這樣允許的輸入訊號電平動態最大;
3、maxim公司的pecl 介面有兩種形式的輸入結構，一種是在晶元上已加有偏置電路，如max3867、max3675，另一種則需要外加直流偏置;
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