閂鎖效應是由nmos的有源區、p襯底、n阱、pmos的有源區構成的n-p-n-p結構產生的，當其中乙個三極體正偏時，就會構成正反饋形成閂鎖。
閂鎖效應是cmos工藝所特有的寄生效應，嚴重會導致電路的失效，甚至燒毀晶元。閂鎖效應是由nmos的有源區、p襯底、n阱、pmos的有源區構成的n-p-n-p結構產生的，當其中乙個三極體正偏時，就會構成正反饋形成閂鎖。避免閂鎖的方法就是要減小襯底和n阱的寄生電阻，使寄生的三極體不會處於正偏狀態。靜電是一種看不見的破壞力，會對電子元器件產生影響。esd 和相關的電壓瞬變都會引起閂鎖效應(latch-up)是半導體器件失效的主要原因之一。如果有乙個強電場施加在器件結構中的氧化物薄膜上，則該氧化物薄膜就會因介質擊穿而損壞。很細的金屬化跡線會由於大電流而損壞，並會由於浪湧電流造成的過熱而形成開路。這就是所謂的「閂鎖效應」。在閂鎖情況下，器件在電源與地之間形成短路，造成大電流、eos(電過載)和器件損壞。
mos工藝含有許多內在的雙極型電晶體。在cmos工藝下，阱與襯底結合會導致寄生的n-p-n-p結構。這些結構會導致vdd和vss線的短路，從而通常會破壞晶元，或者引起系統錯誤。
例如，在n阱結構中，n-p-n-p結構是由nmos的源，p襯底，n阱和pmos的源構成的。當兩個雙極型電晶體之一前向偏置時(例如由於流經阱或襯底的電流引起)，會引起另乙個電晶體的基極電流增加。這個正反饋將不斷地引起電流增加，直到電路出故障，或者燒掉。
可以通過提供大量的阱和襯底接觸來避免閂鎖效應。閂鎖效應在早期的cmos工藝中很重要。不過，現在已經不再是個問題了。在近些年，工藝的改進和設計的優化已經消除了閂鎖的危險。
latch up 的定義
latch up 最易產生在易受外部干擾的i/o電路處, 也偶爾發生在內部電路
latch up 是指cmos晶元中, 在電源power vdd和地線gnd(vss)之間由於寄生的pnp和npn雙極性bjt相互影響而產生的一低阻抗通路, 它的存在會使vdd和gnd之間產生大電流
隨著ic製造工藝的發展, 封裝密度和整合度越來越高,產生latch up的可能性會越來越大
latch up 產生的過度電流量可能會使晶元產生永久性的破壞, latch up 的防範是ic layout 的最重要措施之一。
q1為一垂直式pnp bjt, 基極(base)是nwell, 基極到集電極(collector)的增益可達數百倍；q2是一側面式的npn bjt，基極為p substrate，到集電極的增益可達數十倍；rwell是nwell的寄生電阻；rsub是substrate電阻。
以上四元件構成可控矽(scr)電路，當無外界干擾未
引起觸發時，兩個bjt處於截止狀態，集電極電流是c-b的反向漏電流構成，電流增益非常小，此時latch up不會產生。當其中乙個bjt的集電極電流受外部干擾突然增加到一定值時，會反饋至另乙個bjt，從而使兩個bjt因觸發而導通(通常情況下是pnp比較容易觸發起來)，vdd至gnd(vss)間形成低抗通路。之後就算外界干擾消失，由於兩三極體之間形成正反饋，還是會有電源和地之間的漏電，即鎖定狀態。latch up由此而產生。
產生latch up 的具體原因
1. 晶元一開始工作時vdd變化導致nwell和p substrate間寄生電容中產生足夠的電流，當vdd變化率大到一定地步，將會引起latch up。
2. 當i/o的訊號變化超出vdd-gnd(vss)的範圍時，有大電流在晶元中產生，也會導致scr的觸發。
3. esd靜電加壓，可能會從保護電路中引入少量帶電載子到well或substrate中，也會引起scr的觸發。
4.當很多的驅動器同時動作，負載過大使power和gnd突然變化，也有可能開啟scr的乙個bjt。
5. well 側面漏電流過大。
防止latch up 的方法：
1.在基體(substrate)上改變金屬的摻雜，降低bjt的增益
2.避免source和drain的正向偏壓
3.增加乙個輕摻雜的layer在重摻雜的基體上，阻止側面電流從垂直bjt到低阻基體上的通路
4. 使用guard ring: p+ ring環繞nmos並接gnd；n+ ring環繞pmos 並接vdd，一方面可以降低rwell和rsub的阻值，另一方面可阻止載流子到達bjt的基極。如果可能，可再增加兩圈ring。
5. substrate contact和well contact應盡量靠近source,以降低rwell和rsub的阻值。
6.使nmos盡量靠近gnd，pmos盡量靠近vdd,保持足夠的距離在pmos 和nmos之間以降低引發scr的可能
7.除在i/o處需採取防latch up的措施外，凡接i/o的內部mos 也應圈guard ring。
8. i/o處盡量不使用pmos(nwell)
coms電路由於輸入太大的電流，內部的電流急劇增大，除非切斷電源，電流一直在增大這種效應就是鎖定效應。當產生鎖定效應時，coms的內部電流能達到40ma以上，很容易燒毀晶元。
防禦措施：
1)在輸入端和輸出端加鉗位電路，使輸入和輸出不超過不超過規定電壓。
2)晶元的電源輸入端加去耦電路，防止vdd端出現瞬間的高壓。
3)在vdd和外電源之間加限流電阻，即使有大的電流也不讓它進去。
4)當系統由幾個電源分別供電時，開關要按下列順序：開啟時，先開啟coms電路的電源，再開啟輸入訊號和負載的電源；關閉時，先關閉輸入訊號和負載的電源，再關閉coms電路的電源。
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