在電路設計中，經常會遇到一些ic的引腳並未在應用中使用到的情況，那麼，該如何處置呢？首先，當然是閱讀此ic的產品手冊，檢視裡面的相關介紹。其次，即便沒有從中得到明確的處置資訊，也不能等閒置之，我們仍需了解其功能、存在(或應該存在)的電位、可能(或必須)流進/流出的電流、對靜電或rf影響的靈敏度，以及是否需要其他種類的容性或阻性負載，再決定處置辦法，從而保證整個系統的安全可靠。微控制器未使用引腳的合理處理 通常我們並不會把所有的微控制器的引腳都用完，有時候我們也在同乙個產品上分高低配，因此如何對待一些不使用的引腳就成了乙個問題。首先我們看一下微控制器引腳的結構。
我們可以發現，一般微控制器的io口都是可以配置的。cmos 器件引腳由n溝道和p溝道場效電晶體，通常在乙個時刻，只有乙個管子是開通的，但是，有乙個非常短的時間轉換期，這兩種管子都會部分導通，在乙個管子關閉而另乙個開啟的時候。乙個沒有端接的輸入口可能振盪或在乙個中間電平上浮動，導致所有場效電晶體裝置都將在乙個微導通的狀態，導致了管子的損耗，增加了雜訊，並要消耗額外的電源電流。(input only)輸入專用管腳 1.使用上拉或下拉電阻，將每個未使用的引腳拉到vss或vdd，這是推薦的使用方法 2.**在一起，並用單個電阻上拉/下拉到vdd或地，節省元件數量和成本，但是這減少了減少的靈活性。
(input/output)輸入/輸出引腳 1.每個引腳的下拉乙個電阻到地(vss)。2.幾個引腳連下拉同乙個電阻到地(vss)。3.不連線的針腳，軟體程式配置io口為輸出口，並將它們設定為輸出低。4.連線乙個電阻到vss，軟體程式配置io口為輸出低。5.直接連線到地，軟體程式把埠配置成高阻抗輸入口，設定暫存器為輸出低狀態。注意這將引發雙發失誤導致的問題(引腳從輸入到輸出的變化，輸出從低到高狀態變化)。
風險在於：
，我覺得還是每個電阻接到地比較安全。模擬ic未使用引腳注意事項 模擬ic上的未使用引腳可能會通過靜電放電(esd)而大大提高器件過早失效的風險。儘管不用的輸出端可以不用連線，而且一般也如此，但無論這個引腳是模擬的還是數字的，通常連線到乙個電源。在單電源系統中，通常連線的是負電源，即「地」，在雙電源系統中則是中間電源軌，但也有一些重要的例外情況。務必閱讀淺顯易懂的資料手冊，按照其中的建議行事。然而，如果其中沒有涉及到這一內容，接地通常是做法。
未使用的放大器輸入端是乙個重要的例外情況。將放大器未使用的輸入端接地可能會增加功耗。因此，這種情況下的做法，常常也是安全的做法，是將放大器接成緩衝器，將該輸入端連線到兩個電源軌之間的某一電位。
cmos開關和多路復用器是對稱器件，其訊號輸入端和輸出端是可以互換的，因此所有未使用的引腳都應被視為輸入，而不是輸出。所以，這些引腳都應接地。
內部上拉或下拉電阻將輸入端上拉至正電源或下拉至地。如果未使用的輸入端具有這樣的乙個電阻，則不需要進行連線。然而，如果連線該引腳，則應將它與其電阻一樣連線到同一電源，因為任何其它連線都會導致電流流入電阻，帶來功耗(該功耗可能相當小，但只要可能就應避免任何浪費)。
特別要注意未使用的邏輯輸入，因為在不使用時，某些邏輯輸入必須連線到邏輯1。此外，某些邏輯輸入具有三種狀態，而不是兩種，開路條件也被定義為一種邏輯狀態，這種輸入可能需要保持不連線。總而言之，必須將未使用ic引腳的連線作為模擬電路設計過程的重要部分加以考慮，不可輕視。fpga未使用引腳的配置 在使用fpga過程中，未使用引腳的配置是很重要的。一般未用管腳設定成三態輸入或弱上拉輸入。以altera fpga為例，一般是將沒使用的管腳設定為三態輸入比較安全。利用quartus ii 將未使用管腳設定為三態輸入
選擇assignments→settings→devices and pin options，開啟乙個選項卡，選項卡中選擇unused pins就可以對未定義的管腳配置了as input tri-stated。
PIC微控制器引腳
微控制器的訊號引腳是微控制器外特性的體現，在硬體上使用者只能使用引腳，通過引腳的連線組建微控制器系統。pic 8位微控制器系列和mcs 51系列微控制器一樣，其引腳除電源 vdd vss為單一功能外，其餘的訊號引腳常是多個功能，即引腳的復用功能。常見的引腳符號和主要功能如下 1 clr vpp 清除...
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51微控制器控制引腳
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