主存簡單模型
→位址暫存器(mar)→儲存體→資料暫存器（mdr）→
由控制電路控制整個儲存器，擁有片選線，讀控制線，寫控制線
利用解碼器簡化位址線利用n位位址控制2^n個儲存單元 總容量=儲存單元個數×儲存字長
以上的部件組合起來就是儲存器晶元
定址
按位元組、字、半字、雙字定址，提供編號，根據這個編號來定位這個位元組、字、半字、雙字
多位元組存放方式：大小端
半導體儲存晶元的基本結構
1、儲存矩陣：由大量相同的位儲存單元陣列構成
3、讀寫電路：包括讀出放大器和寫入電路，用來完成讀/寫操作。
4、讀/寫控制線：決定晶元進行讀/寫操作。
5、片選線：確定哪個儲存晶元被選中，可用於容量擴充。
7、資料線：是雙向的，其位數與讀出或寫入的資料位數有關。
8、資料線數和位址線數共同反映儲存晶元容量的大小。
sram
dram
儲存資訊（0、1）
由觸發器構成
電容構成
破壞性讀出
根據電平判斷資料
讀資料後要給電容重新充電
是否需要重新整理
不需要觸發器可以保持訊號
需要電容一般在2ms電流消失
輸送位址位
同時輸送行位址和列位址
分時輸送行位址和列位址（位址線復用，位址線減少一半）
執行速度快慢
整合度低，由六個邏輯原件構成
高，由乙個或三個邏輯元件構成
發熱量大
小儲存成本高低
sram主要用作快取，dram用作主存
dram的兩種重新整理：①分散重新整理，每次讀寫完都重新整理一次，②集中重新整理，2ms內集中安排時間全部重新整理，但有一段時間無法訪問儲存器，稱為訪存「死區」，③非同步重新整理，2ms內每行重新整理一次即可。三種模式均以行為單位，不需要cpu控制，儲存器中所有晶元同時重新整理。
romprom：可程式設計但僅能燒寫一次。eprom：可擦除可程式設計，需要使用紫外線擦除 eeprom：可擦除可程式設計，電擦除。
儲存器的分類
從作用（層次）：高速緩衝儲存器，主儲存器，輔助儲存器
儲存介質：磁芯、磁表面、半導體、光儲存
資訊可儲存性：掉電是否丟失資訊，是否破壞讀出
儲存方式：隨機、序列
儲存效能：儲存容量、成本、速度、訪問時間、訪問週期、主存頻寬
層次化結構：cache-主存層次：硬體實現，解決速度不匹配問題；主存-輔存：硬體+作業系統實現，解決容量問題，逐漸形成虛擬儲存系統。
主存與cpu的連線
確認資料線、位址線，選擇儲存晶元，分析位址空間，系統程式區用rom，使用者程式區用ram
解碼片選法-字擴充套件，電路複雜，位址空間連續、可以增加邏輯設計
雙埠ram
連線兩根資料線，兩根位址線，兩根控制線，新增busy線，當兩個cpu同時訪問同一位址單元時返回busy訊號
多模組儲存器
低位交叉編址引出流水線概念
高速緩衝儲存器
程式的區域性性原理
空間區域性性：在最近的未來要用到的資訊（指令和資料），很可能與現在正在使用的資訊在儲存空間上是鄰近的
時間區域性性：在最近的未來要用到的資訊，和可能是現在正在使用的資訊
命中率：cpu欲訪問的資訊已在cache中的比率 缺失率=1-命中率
cache與主存的位址對映
對號入座：②直接對映 主存塊號除以cache的餘數就是放置位置 當cache位置不夠，重新從頭順序放置 ? 主存字塊標記+cache字塊位址+字塊內位址（對空位利用率低，主存字塊標記少）
cache替換演算法和寫策略（cache滿了如何處理和內容修改後如何和主存保持一致）
替換演算法：
1、隨機演算法rand:隨機替換cache的塊。沒有遵循區域性性原理，因此命中率較低。
2、先進先出fifo：選擇最早調入的cache行進行替換。同樣沒有遵循區域性性原理，有可能把常用行替換掉。
3、近期最少使用演算法lru：遵循程式訪問的區域性性原理選擇近期內長時間沒有訪問的塊進行替換。
lru演算法對cache中每一行設定乙個計數器，每當cache命中一次，對該行置0，其他+1，替換時將擁有最大值的行替換。
4、最不經常使用演算法lfu：將一段時間內被訪問次數最少的cache行替換。
lfu演算法同樣有計數器，命中行+1，其他不變，替換時替換最小數的行。
寫策略：
設定乙個髒位作為修改標誌位
寫回法：當cache內容被改動，不立即寫回主存，只有當cache相應塊被替換，才修改主存相應內容。
全寫法：當cpu對cache寫命中時，將資料同時寫入cache和主存，一般使用寫緩衝（因為cpu更快，寫緩衝較緩慢，有可能溢位）。
寫分配法：把主存中的塊調入cache，在cache中修改。（搭配寫回法）
非寫分配法：只寫入主存，不調入cache。（搭配全寫法）
虛擬儲存器
提高儲存器與儲存系統的工作系統，提高儲存系統的容量
主機與輔助儲存器之間的連線
頁式虛擬儲存器
虛擬空間與主存空間被劃分為同樣大小的頁，虛頁和實頁（頁號+頁內位址）
虛頁號與由頁表基址暫存器提供的頁表起始位址組成頁表項位址，在頁表中查詢到實頁號，實頁號與頁內位址（主存位址）組合到cache-主存中使用
段式虛擬儲存器
劃分方法改為段劃分，每個段的長度因程式而異。 對應頁式結構是段號+段內位址
段表：每一行中記錄的是某個段中的段號、裝入點、段起點和段長等資訊。
段頁式虛擬儲存器
無論是頁表還是段表，都放在主存當中
由於主存速度較慢，因此存放在主存中的頁表稱為慢表；為了提高速度，將頁表放在高速緩衝儲存器中，稱為快表。
虛擬儲存器先訪問快表，如未命中，再訪問慢表，都沒命中，則調整頁面更新快慢表，一旦命中，則送入cache，若命中，處理資料，未命中就需要訪問主存處理資料。
快表為慢表的副本，cache為主存的副本。
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