杭電計算機組成實驗2（二）超前進製加法器設計實驗

1. 掌握運用verilog hdl進行資料流描述與建模的技巧和方法，掌握模組呼叫與例項引用的方法

2. 掌握超前進製加法器的原理與設計方法

1. 分析4位的二進位制全加器的輸入輸出，內部為超前進製邏輯

4. **展示：

頂層模組

module

second_experiment_first(a
,b,f
,c4,c0
);input[3
:0]a
,b;inputc0;
output[3
:0]f
;outputc4;
assigng0=
a[0]
&b[0
];assignp0=
a[0]
|b[0
];assigng1=
a[1]
&b[1
];assignp1=
a[1]
|b[1
];assigng2=
a[2]
&b[2
];assignp2=
a[2]
|b[2
];assigng3=
a[3]
&b[3
];assignp3=
a[3]
|b[3
];assignc1=
g0|p0&
c0;assignc2=
g1|p1&
g0|p0&
p1&c0;
assignc3=
g2|p2&
g1|p2&
p1&g0|
p2&p1&
p0&c0;
assignc4=
g3|p3&
g2|p3&
p2&g1|
p3&p2&
p1&g0|
p3&p2&
p1&p0&
c0;assignf[
0]=a
[0]^
b[0]
^c0;assignf[
1]=a
[1]^
b[1]
^c1;assignf[
2]=a
[2]^
b[2]
^c2;assignf[
3]=a
[3]^
b[3]
^c3;endmodule

module

second_experiment_test;/
/inputs
reg[3:
0]a;
reg[3:
0]b;
regc0;/
/outputs
wire[3
:0]f
;wirec4;
second_experiment_first
uut(.a
(a),
.b(b
),.f
(f),
.c4(c4
),.c0
(c0))
;initial
begina=
4'b1000;b
=4'b1000;c0
=1;#
100;a=
4'b1001;b
=4'b1001;c0
=1;#
100;a=
4'b1011;b
=4'b1011;c0
=1;end
endmodule

杭電計算機組成實驗2（二）超前進製加法器設計實驗

實驗內容 掌握運用verilog hdl進行資料流描述與建模的技巧和方法，掌握模組呼叫與例項引用的方法 掌握超前進製加法器的原理與設計方法 解決方法 分析4位的二進位制全加器的輸入輸出，內部為超前進製邏輯 首先，要知道超前進製邏輯與行波進製加法器的區別 行波進製加法器需要像鍊子一樣，等第一位算完，再...

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