以下用a』 代替 a非
1.若abcde為最小項，則它的邏輯相鄰項有5個
解析：邏輯相鄰項有：a』 bcde、ab』 cde、abc』 de、abcd』 e、abcde』
2.目前我們所學的雙極型積體電路和單極型積體電路的典型電路分別是ttl閘電路和cmos閘電路
3.在verilog程式設計中，過程內部的語句是順序語句，而其外部的語句是並行語句
4.將移位暫存器的輸出以一定方式反饋到序列輸入端可構成環形計數器和扭環形計數器
5.消除競爭冒險的方式：修改邏輯設計、引入選通脈衝、增加濾波電容
6.構成移位暫存器不能採用的觸發器為同步觸發器
7.儲存12位的二進位制資訊需要12個觸發器
解析：n個觸發器用於儲存n位二進位制資訊
8.對於ttl或非門，其多餘的輸入端可以接地
ttl與非門多餘輸入端可以懸空，懸空相當於接1，但在實際執行電路中，這樣電路抗干擾不強。所以，ttl與非門多餘輸入端一般都接vcc。
9.觸發器總結：
d觸發器：特性方程：q* = d
rs觸發器：特性方程：q* =s+r』 q , rs=0為約束條件
jk觸發器：特性方程：q* = jq』 + k』 q
t觸發器: 特性方程：q* = tq』 + t』 q
10.數碼暫存器和鎖存器都是由多個d觸發器構成，其中暫存器是邊沿觸發,鎖存器是電平觸發
11.在verilog hdl源程式中，assign定義的語句是並行語句
12.三態門的輸出有三種狀態：高電平、低電平、高阻狀態
13.觸發器的1態指q=1,q』 = 0，0態則相反
14.在各種電路結構的觸發器中，邊沿rs觸發器的抗干擾能力最強，觸發器的觸發方式中邊沿觸發的抗干擾能力最強。
15.奇偶校驗可以發現奇數字訊號出錯，比如1，3，5，7，因為兩個同時出錯後，奇偶性不變。
16.偶檢驗時，當1的個數為偶數，則監督碼為0，當1的個數為奇數，監督碼為1
奇校驗時，當1的個數為奇數，則監督碼為0，當1的個數為偶數時，監督碼為1
17.競爭-冒險的產生是有條件的，有競爭不一定產生競爭-冒險。
例題: 有競爭現象就一定會產生尖脈衝。 錯，不一定
競爭-冒險概念:由於競爭而在電路的輸出端產生於邏輯電平相違背的尖脈衝現象消除競爭冒險的方式：
修改邏輯設計、引入選通脈衝、增加濾波電容
18.共陰極半導體數碼管公共端為低電平，共陽極數碼管公共端為高電平
因為共陰極數碼管公共端為低電平，所以輸入訊號為1有效，對應的二極體亮
19.(課本p177)n個觸發器構成的電路，有2n 個狀態，但是環形計數器只會使用n個作為有效狀態，扭環形計數器使用2n個作為有效狀態。
例題：某中規模暫存器內有6個觸發器，用它構成的扭環型計數器模長為12
因為扭環型是2n個有效狀態，6 * 2 = 12
20.若用觸發器構成乙個24進製的計數器，至少需要5個觸發器
n個觸發器用於儲存n位二進位制資訊，由課本p143第8行公式，可知，m<=2n ，這裡m=24，所以n為5
21.根據相加過程中進製方法的不同，二進位制加法器可分為逐位進製加法器和超前進製加法器
22.可以作為埠資料流向定義的關鍵字有：input、inout、output
23.組合邏輯電路特點：(常考判斷題)
1）電路任意時刻的輸出狀態，只取決於該時刻的輸入狀態，而與該時刻之前的電路輸入和輸出狀態無關
2）不具備儲存功能的電路
3）從輸出到輸入無反饋連線
24.時序邏輯電路特點：(常考判斷題)
1）電路任意時刻的輸出狀態，與該時刻的輸入狀態有關，與該時刻之前的電路輸入和輸出狀態也有關
2）具備儲存功能的電路
3）從輸出到輸入存在反饋連線
posedge是上公升沿
negedge是下降沿
例題：設計乙個3變數（a,b,c）的一致判定電路，當a=b=c時，輸出f=1，否則輸出f=0
module identical
(a,b,c,f)
; input a,b,c;
//資料輸入端
output f;
//資料輸出端
reg f;
//說明資料輸出變數型別為暫存器型
always @(a,b,c)
//當a,b或c有任意乙個發生變化，則過程執行
case()
3'b000:f=1;
3'b111:f=1;
default
:f=0
; endcase
endmodule
module database
(d,a,b,e)
; input[3:
0]d;
//4路資料輸入端
input b,a;
//位址選擇控制端
output f;
//資料輸出端
reg f;
always @(d,b,a) begin //當d、b、a中有任意乙個變化時
if(e)f=0;
else
case()
2'b00: f=d[0]
;2'b01: f=d[1]
;2'b10: f=d[2]
;2'b11: f=d[3]
;default
: f=0;
endcase
endendmodule
（上公升沿）
module jkff
(j,k,q,qf,cp)
; input j,k,cp;
output q,qf;
reg q;
assign qf=
~q; always @(posedge cp)
case()
2'b11:q=
~q;2'b10:q=1;
2'b01:q=0;
default
: q=q;
endcase
endmodule
記錄 數字邏輯知識點總結
第三章 組合邏輯電路 第四章 常用組合邏輯功能器件 第五章 時序邏輯電路記錄 數字邏輯電路與系統設計知識點與理解 1.訊號是傳載資訊的函式，訊號常分為模擬訊號 連續時間訊號 離散時間訊號和數碼訊號。2.電子電路中的訊號一般分為兩類 模擬訊號和數碼訊號。處理模擬訊號的電路，稱為模擬電路。處理數碼訊號的...
軟體構造 期末知識點
復合資料型別 類 當我們當向集合中插入物件時，就可以使用hashcode，先呼叫這個物件的hashcode方法，得到對應的hashcode值，實際上在hashmap的具體實現中會用乙個table儲存已經存進去的物件的hashcode值，如果table中沒有該hashcode值，它就可以直接存進去，不...
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