上拉電阻下拉電阻的使用場景

參考：記得誠電子設計

上拉，從字面意思就是往上面拉，數位電路中「上」指的是啥？指邏輯1，在電路設計中，邏輯1代表高電平。那把什麼往上面拉呢，當然不會是電源，也不會是地，那只能是訊號了。

自然就會得到概念，把乙個訊號通過乙個電阻接到高電平，叫作上拉，這個電阻充當的作用就是上拉電阻。

把乙個訊號通過乙個電阻接到低電平（地），叫作下拉，這個電阻充當的作用就是下拉電阻。

標準ttl電平的vohmax(高電平輸出最大值)為2.4 v，而cmos的vihmin（高電平輸入最小值）為3.5v，當ttl驅動cmos時，ttl輸出高電平時，cmos可能無法有效識別為高電平，所以需要在ttl的輸出上加乙個上拉電阻，將ttl的輸出高電平提高到5v，使cmos有效識別。

ttl低電平驅動cmos時，ttl的volmin（低電平輸出最小值）為0.5v，小於cmos的vilmin（低電平輸入最大值）的1.5v，所以ttl低電平可以正常被cmos識別。

ru越小，上拉能力越大，但是會增大ttl端的飽和壓降，導致ttl輸出的低電平很高。ru太大，會延緩ttl輸出的上公升沿。

採用oc和od門結構的，都需要新增上拉電阻，下圖i2c是od結構，sda和scl訊號上都需要加上拉電阻，不加上拉電阻，oc和od是無法輸出高電平的。

對於低電平中斷觸發電路來說，一般在mcu的檢測端會加乙個上拉電阻，當int低電平到來時，mcu_int_det會變為低電平，觸發中斷。

r1太大，mcu_int_det的上公升沿越慢，r1太小，有可能造成灌電流過大，導致mcu管腳燒壞。

如ldo電路，高電平使能時，一般會在使能腳ce加上拉電阻到vin，達到上電ldo就有輸出的效果。

對於r1，一般晶元的spec會給出，最常見的是10k和100k，那你說47k行不行，當然也行，要看ldo ce管腳的灌電流能力，也就是5v加在r1上的電流需要小於ce管腳最大灌電流，如果太大，ce腳可能會燒毀。

如nmos的控制電路中，一般g极加乙個下拉電阻，固定低電平，mos管的gs阻抗很大，容易遭到靜電的干擾，導致gs之間產生較高電壓，使mos管開關狀態改變。

對於r2，mos管在關閉狀態，流過r2的耗流為0。mos管導通狀態，流過r2的電流為i = vctrl/r2，如果想減小耗流，盡可能提高r2的阻值，一般取值200k，1m等。

有的ldo電路中，也會加r4下拉電阻，叫假負載，ldo關閉時，用於快速洩放c6上的電壓，這和電路的使用場景有相關。加r4的壞處是，在正常工作時，會增加i = 3.3/r4的耗流，再說一句，現在也有帶自放電功能的ldo，帶自放電和不帶自放電，有利有弊。

對於r4，阻值越小，放電越快，但是正常工作時，增加的耗流會越大。

上拉電阻 下拉電阻的使用場景