與組合邏輯輸出僅取決於輸入不同，反饋線的引入使得即使沒有輸入，電路自身也能產生相應的輸出。
動作特點，按觸發方式分為電平、脈衝、邊沿；
功能描述，按邏輯功能分類：rs、j-k、d、t
考慮上述電路，在上電後，vin和vout的值會取決於最初狀態，為0或為1（不確定具體是0還是1，但肯定穩定在二者之一）。之所以說該電路會具有乙個穩態的值，考慮下面的情況：
若沿虛線處截開，左半部分作為乙個兩端口電路，其電路傳輸特性如下圖（僅作示意）所示，為兩個反向器電壓傳輸特性的疊加，同時因vin=vout，二者在圖上相交於三點，因正反饋的存在，中間的亞穩態點會向兩邊移動最終達到乙個穩態，即工作點會自行保持在0或自行保持在1，也就是說滿足「有兩個能自行保持的狀態」。
但此電路還不能滿足第二條「根據輸入訊號可以置成0或1」，為達成此目的，將非門替換成下圖所示或非門，當輸入端置為「0」時，該邏輯電路即退化為圖1所示首尾相連的反向器電路（同理，若使用與非門，輸入端置為「1」即可退化為圖1所示電路）。也可以說，在輸入端均為「0」的情況下，該電路具備了自行保持的功能。
將上圖所示電路進行翻轉，輸入端輸出端分別「擰」到同一邊，即得到下圖所示電路，也就是我們通常所說的r-s觸發器電路。
由於上圖所示r-s觸發器本質上仍由組合邏輯（或非門）構成，基於組合邏輯的真值表分析方法在此時仍適用。但需要注意的一點是，q既是現態的乙個輸出，又是下乙個狀態的乙個輸入，因此與繪製真值表不同，此時得到的是下圖所示的狀態轉移表。
在使用r-s觸發器時，需要明確是存0（r）還是存1(s)，即r和s需要滿足乙個約束條件：不能同時為1，否則從設計使用的角度出發，會不確定該電路是想要讓其存0還是1。具體來說，最後兩行即r、s同為1的情況，一些文章會指出其「不定」，但經過分析可知，此時輸出為0。之所以「不定」，是因為若r、s同時由1變為0時，無法預知兩個或非門中的輸出「1」哪乙個會更快地到達另乙個或非門的輸入源，出現違反設計直覺的情況。
考慮到數位電路中會出現一些無效的訊號，但此時的r-s觸發器的輸入端的任何變化都會反映在輸出端上。將電路進行改進，在輸入端加以控制，只有當觸發訊號clk到達，r和s才起作用，即得到電平觸發的r-s觸發器。但此時仍沒有解決之前所述的「不定」的情況，clk在此起觸發作用，而要存的資料仍取決與r和s。
在輸入端進一步改進，新增乙個反向器，保證兩輸入端時刻相反，即得到如下所示電平觸發d觸發器電路。但從功能上來說，損失了r和s同為0即自行保持的功能。
電平觸發的d觸發器在解決乙個問題的同時，引入了另乙個弊端。那來考慮另一種實現方式，使用mux實現的d鎖存器，從功能上來說與電平觸發的d觸發器一致。
繼續來考量電平觸發的d觸發器，在clk有效的時間段內，輸出端q一直在透明地反映輸入端d的變化 ，考慮如下電路：
clk有效時，輸出端取反再回到輸入端，如此迴圈往復，具體次數受限於邏輯門的傳輸時延，而不受人為控制。因此進一步的改進工作應使得其只在某一時刻進行改變，即邊沿觸發的d觸發器。
如上圖所示，將兩個電平觸發的d觸發器串接在一起，二者觸發電平相反，在clk高電平期間主觸發器開啟的時候，從觸發器關閉；clk低電平期間從觸發器開啟、主觸發器關閉，最後的輸出q在clk從1變為0的下降沿之後很短的時間內輸出，可以近似視作在下降沿變化。
同理，電平觸發的r-s觸發器也可以使用主從結構，構成下圖所示脈衝觸發.但此時約束條件「r、s同時有效」的情況仍無法避免。
為解除此約束，電路進一步改進，再引入兩條輸出到輸入的反饋線，即把q端反饋回來與r端做與非，q非端反饋回來與s端做與非。如果q為1的情況，對於置零訊號r沒有影響；而此時q反為0，會將置1訊號s遮蔽掉。也就是說，即使r、s同時輸入1，s端此時會被遮蔽掉，無法起作用。該電路即為j-k觸發器。
而將j和k連線起來，就得到了t觸發器，常用於分頻等。
計算機數學小書2-d觸發器的進化之路.
數位電路基礎_清華王紅.
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