//8位計數器；
module con(clk.res,y)
;input clk;
input res;
output[7:0] y;
reg[7:0] y;
wire[7:0]
sum;
assign sum=y+1;
always@(posedge clk or negedge res)
if(~res)begin
y<=0;//復位訊號res=0；
endelse begin
y<=sum;
endendmodule
形象表述：reg相當於儲存單元，wire相當於物理連線。
//四級偽隨機碼發生器；
module m_gen(clk,res,y)
;input clk;
input res;
output y;
reg[3:0] d;
assign y=d[0]
;always@(posedge clk or negedge res)
if(~res)begin
d<=4'b1111;
endelse begin
d[2:0]
<=d[3:1]
;//右移一位；
d[3]
<=d[3]+d[0]
;end
endmodule
//秒計數器，0-9迴圈；
module s_counter(clk,res,s_num)
;input clk;
input res;
output[3:0] s_num;
parameter frequency_clk=24;//24mhz;
reg[24:0] con_t;//秒脈衝分頻計數器
reg s_pulse;//秒脈衝尖;
reg[3:0] s_num;
always@(posedge clk or negedge res)
if(~res)begin
con_t<=0;s_pulse<=0;
endelse begin
if(con_t==frequency_clk*1000000-1)begin
con_t<=0;
endelse begin
con_t<=con_t+1;
endif(con_t==0)begin
s_pulse<=1;
endelse begin
s_pulse<=0;
endif(s_pulse)begin
if(s_num==9)begin
s_num=0;
endelse begin
s_num<=s_num+1;
endend
endendmodule
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