即時序例外
using timing exceptions
上一節課所講到的時鐘約束都是針對常規的單週期時鐘，預設施加在所有path上。若有些path並不是常規路徑，不需要pt分析，則需要額外的約束來對其進行設定。
set_false_path -through u12/a1 -through u12/y #優化前
set_disable_timing [get_pins u12/a1] #優化後
report_exceptions -ignored
check_timing
在多週期時鐘的setup和hold當中，hold檢查的時鐘週期預設要比setup提前乙個時鐘週期。
因此這時setup time的命令已經涵蓋了hold time的要求，示例中setup檢查設定在第6個時鐘週期，因此hold檢查預設在第5個時鐘週期。
-hold選項的數字會影響hold判定邊沿和setup判定邊沿之間的週期差。
學會在發現時序違例之後，如何分析電路
path groups
檢視時序違例的命令：
report_constraint -all_violators -max_delaygroup_path -name inputs -from [all_inputs] #將所有從輸入埠觸發的路徑歸納到inputs當中
group_path -name outputs -to [all_outputs]
report_timing -max_paths 5 -path short #列出5條時序違例最嚴重的路徑
report_timing -group clk #檢視clk路徑組當中的時序
一種用最差的環境條件同時分析setup/hold的方法，因此同時需要包含min max值的.sdf檔案
set link_path "* cba_core_max.db"
set_min_library cba_core_max.db -min_version cba_core_min.db
link_design
pre-layout匯入的是事先定義的檔案（需要自己寫），post-layout匯入的是.sdf檔案，不能同時匯入兩個格式不同的spef檔案。
set_operating_conditions -analysis_type bc_wc -min min_oc -max max_oc #pre-layout的匯入方法
read_sdf -analysis_type bc_wc ba_design.sdf #post-layout的匯入方法
case analysis可以使用邏輯常數（logic constants）或者邏輯轉換(logic transition)來進行時序分析，指定只在某個電平/邊沿進行時序分析，一般用在測試電路當中。
***功能類似於set_false_path
#logic constants
set_case_analysis 0 [get_ports test_scan_enable] #設定為0表示告訴pt這一條path不需要分析
#logic transition
set_case_analysis rising [get_pin u2/en]
有下列可用的報告命令：
report_timing [-verbose] #輸出簡單的時序報告
report_analysis_coverage #對時序報告做乙個總結，可以加上-statur_details來獲取更多細節
- cost_type path_count #以涉及的路徑數量作為排序
-max_cells 20 #列出20個違例最嚴重的cell
-nworst_paths 100 #最嚴重的路徑數為100
解決的順序途徑：
先檢視是否是電容、線長等是否合理，可以通過size_cell（增強驅動強度）， 插入/去掉buffer等途徑解決；
如果引數都合理，那麼需要對(bottleneck) cell進行調整。
也可用report_delay_calculation對某個路徑做非常詳細的報告：
report_delay_calculation -from u1/a -to u1/z
report_delay_calculation -from u1/z -to u21/b
efficient sta methodology
不同的命令對系統資源占用程度不同
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