儲存器系統是乙個具有不同的容量、成本、和訪問時間的儲存裝置的層次結構。cpu暫存器作為最塊的cpu訪問裝置，進一步是容量較小的快取記憶體，具體包含l1 l2 l3級別的快取。主記憶體通常作為磁碟上虛擬記憶體的快取。而磁碟從某種角度上看又是其它網路資料的本地快取。
通常而言cpu暫存器在0個時鐘週期內就可以訪問到，而如果資料位於快取記憶體中，則需要幾十個時鐘週期，若資料位於記憶體中，則需要上百個週期。因此，如何設計程式使得它們能盡可能多的使用高速裝置，而盡可能少的去訪問低速裝置成為提高程式效能的關鍵手段，快取的思想由此產生，其用於解決不同裝置之間的速度差異。
使得快取系統在不同的層次上能夠有效工作的關鍵是程式的區域性性原理隨機訪問儲存器random-access memory （ram）主要分為兩大類：
靜態動態
sram：速度更快，但容量更少
dram：容量更大，但相比之下速度更慢
dram晶元中的單元被分為d個超單元，每個超單元由w個dram單元組成。乙個d*w的drame總共能儲存dw位資訊。
該晶元主要包含位址針腳，確定讀取哪一塊超記憶體，然後通過data針腳將資料傳輸給記憶體控制器mmu
記憶體控制器mmu是cpu讀取記憶體的乙個硬體裝置，其主要的工作包括位址翻譯，資料傳送資料流通過稱為匯流排的電路在處理器和dram之間進行資料傳送。在匯流排上的資料傳送稱為事務，從主記憶體讀取資料稱為讀事務，寫入記憶體稱為寫事務。記憶體控制器首先將行位址i傳送給dram晶元，然後將列位址j傳送給dram晶元。dram以(i,j)資料內容作為相應。行位址和列位址通常稱為ras cas
其中的io橋接器是包含記憶體控制器的晶元組（現在部分晶元mmu已經整合在其中），其通過一條記憶體匯流排與主記憶體相連。
intel系統將記憶體通過北橋連線到cpu 將io裝置通過南橋連線到cpu
movq a,%rax1.cpu向匯流排發起讀事務。
2.cpu首先將位址a放到系統匯流排上。io橋將訊號傳送到記憶體匯流排中。
3.主存引腳獲取訊號，返回資料字將資料寫到記憶體匯流排中。
4.io橋翻譯訊號，最終將資料傳送給cpu。cpu寫入資料到暫存器
儲存器層次結構
sram 靜態隨機訪問儲存器 sram儲存穩定，訪問速度快 具有雙穩定特性，一般作為1，2級快取記憶體。dram 動態隨機訪問儲存器 dram儲存不如sram訪問速度快，相比也沒有sram穩定，一般作為主存 記憶體 和圖形系統幀緩衝區。dram晶元中的乙個單元儲存乙個位，w個單元儲存乙個位元組，w個...
儲存器層次結構
電腦程式的乙個基本屬性 區域性性 儲存器層次結構分類 1 cpu暫存器 放在cpu裡面的記憶體，特點 速度快，高 2 快取記憶體儲存器 主儲存器 磁碟。特點 cpu之外，需要時訪問呼叫，相對較慢 兩類ram 1 sram 靜態 1 更快，更貴。2 作為快取記憶體儲存器，主要負責運算需要 3 雙穩態的...
儲存器層次結構
在簡單模型中，儲存器系統是乙個線性的位元組陣列，而cpu能夠在乙個常數時間內訪問每個儲存器的位置。雖然到現在為止沒有任何乙個有效的模型，可以模仿它的工作方式。實際上，儲存器系統是乙個具有不同容量，成本和訪問時間的儲存裝置的層次結構。cpu暫存器儲存最常用的資料。靠近cpu的小的，快速的告訴快取儲存器...