1、stm32 pwm 模式和極性
tim_ocmode
[tim_ocmode_pwm1] 計數值《設定值 輸出有效電平
[tim_ocmode_pwm2] 計數值》設定值 輸出有效電平
tim_ocpolarity
[tim_ocpolarity_high] 有效電平為高電平
[tim_ocpolarity_low] 有效電平為低電平
2、stm32 pwm up/down計數模式
}1、stm32通過timx_bdtr暫存器配置死區時間，暫存器7:5位設定死區區間，4:0位配置死區計數值，支援四種死區時間範圍；
2、實際的死區時間和定時器的時鐘週期有關；
3、mosfet或igbt的開關時間涉及四個引數：開關延遲時間 td(on) td(off)；電流公升降時間 tr tf；在最壞情況下，td(off)max和td(on)min同時滿足，即最大關斷時間和最小導通時間的差值決定了死區的大小。同樣需要考慮驅動器的開關延遲，甚至是隔離器的開關延遲。得到的死區時間需要預留20%~50%的安全餘量。
1、取樣過程受adc時鐘控制，晶元要求adc時鐘頻率不大於14mhz。如果系統時鐘跑在56mhz，或是其他14mhz的倍頻，則adc時鐘頻率可以完美的設定在14mhz；如果系統時鐘跑在72mhz，則adc時鐘頻率只能設定到12mhz。
2、取樣週期包含兩部分：保持時間+轉換時間。轉換時間是固定的，即12.5個adc時鐘週期。保持時間是可以配置的，選擇範圍就是下列熟悉的引數。以1.5個保持週期為例，當系統時鐘為56mhz，adc時鐘為14mhz，則取樣週期=（1/14m）*（1.5+12.5）=1us；當系統時鐘為72mhz，adc時鐘為12mhz，則取樣週期=（1/12m）*（1.5+12.5）=1.17us。
* @arg adc_sampletime_1cycles5: sample time equal to 1.5 cycles
* @arg adc_sampletime_7cycles5: sample time equal to 7.5 cycles
* @arg adc_sampletime_13cycles5: sample time equal to 13.5 cycles
* @arg adc_sampletime_28cycles5: sample time equal to 28.5 cycles
* @arg adc_sampletime_41cycles5: sample time equal to 41.5 cycles
* @arg adc_sampletime_55cycles5: sample time equal to 55.5 cycles
* @arg adc_sampletime_71cycles5: sample time equal to 71.5 cycles
* @arg adc_sampletime_239cycles5: sample time equal to 239.5 cycles
3、如何選擇保持時間？首先，adc取樣需要乙個電容來保持取樣電壓，晶元內建的電容大小為8pf。那麼，保持時間就取決於電容的充電時間，也就是取決於訊號源輸出阻抗的大小。如果訊號源輸出阻抗較大，選擇的保持時間很短，那麼就無法建立正確的取樣電壓。相反的，又會限制取樣頻率的提高。所以，當然不是越快越好！更不是憑感覺選擇！
1、t法、m法的測速精度確定
不論t或m，都是基於脈衝計數的方法。在轉速一定的情況下，由於相位差的原因，可能丟失1-2個脈衝，導致存在測速誤差。根據下圖公式，可以分別確定兩種測速方法的脈衝計數下限。即 ：在取樣週期內，必須計滿一定數量的脈衝，才能進行相應的轉速計算，以保證測速誤差在設計範圍內。
2、取樣週期+編碼器線數 vs 最低轉速
從控制角度考慮，當然追求高取樣週期和低可測轉速，這樣對編碼器線數的要求極高。很多情況下，這樣的高要求是不現實的，肯定需要妥協。下圖的公式描述了取樣週期、編碼器線數和最低轉速三者之間關係。如果手邊的編碼器是確定的且取樣週期可以做的很高，那就有希望做到更低的可測轉速；如果取樣週期做不高，那只能接受當前條件所支援的最低轉速，然後通過新增減速器來獲取低轉速。簡單的說，n0、ts和p三者是根據實際情況做出的折中選擇結果。
3、確定m法的速度節點。有了第二步的結果，根據下圖可以直接確定m法的轉速節點。其實，這是為第四步做準備，我們希望t法和m法的轉速節點重合，這樣兩種測速方法就可以無縫對接。
4、確定t法的測速脈衝頻率。按照下圖公式確定f，t法和m法在同乙個轉速節點銜接，並且完美覆蓋支援的測速範圍。
所以，沒有任何乙個引數是隨機確定或憑感覺選擇的。引數是根據現實情況和設計目標做出的折中選擇。需要說明一點，n0是最低的可測轉速，需要比最低設計轉速更低一些，才能保證可測轉速範圍覆蓋設計轉速範圍。選擇難點主要在低速段，一般高速段的實現基本沒有什麼問題。
取樣週期的選擇同樣很重要。電流環和轉速環的取樣頻率最好由同乙個訊號頻率以不同的比例分頻得到，即pwm頻率。通過上下計數+比較輸出的方式產生pwm，可以在mos導通階段的時間中點精準的觸發電流取樣，保證電流取樣的準確性。由於來自同一訊號源，內外環可以保證相位同步。
從控制的角度來講，電流環頻率可以跟隨pwm頻率，做得很高，提高電流環的動態響應；轉速環頻率視實際情況和設計目標折中選擇，得到乙個可實現的轉速範圍和控制週期。如果轉速範圍仍然達不到設計目標，再考慮減速器。
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