FPGA學習筆記 VHDL中激勵訊號的產生

兩種方法：並行賦值語句，程序。

並行賦值語句

--產生對稱訊號

clk <= not clk after 20 ns;
--20ns之後為 not clk
--產生不對稱訊號
w_clk <=
'0' after period/
4 when w_clk =
'1' else  --
'0' after period/
4表示：period/
4之後為0
'1' after 3
*period/
4 when w_clk =
'0'else

--產生對稱訊號

clk_gen1 : process 
constant period : time :
=20 ns;
begin
clk <=
'1';
wait for period/2;
clk <=
'0';
wait for period/2;
end process;
--產生不對稱訊號
--週期性訊號

				
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