為了便於模組化設計，同時保護自己的智財權，xilinx vivado 提供兩種**封裝方法：dcp檔案和edf檔案。
dcp檔案生成方法：
1、將需要生成dcp的模組設定為頂層，開啟綜合設定，在more option中填入 -mode out_of_context，刪除所有約束檔案（約束檔案會被封裝在dcp中，並且優先順序最高），開始綜合；
2、綜合完成後在runs\synth_1資料夾下可找到dcp檔案，但該dcp檔案在實際使用中會有諸多限制，如模組內部有ip核或其他dcp檔案，則可能出現錯誤，如何實現dcp巢狀ip可參照以下步驟；
3、dcp巢狀，為了保證dcp巢狀後能正常被呼叫綜合，在第1步中在綜合前可將所有ip核設定為globle模式，在完成綜合後開啟綜合設計，在tcl命令框中輸入：write_checkpoint -force d:/x/***.dcp，其中***為模組名稱，這樣就可以生成完整的dcp檔案。
edf（網表）檔案生成方法：
1、將需要生成dcp的模組設定為頂層，開啟綜合設定，在more option中填入 -mode out_of_context，刪除所有約束檔案，開始綜合；
2、在完成綜合後開啟綜合設計，在tcl命令框中輸入：write_edif d:/x/***.edf生成edf檔案，輸入write_verilog -mode synth_stub d:/x/***_stub.edf生成黑盒介面檔案，應為edf檔案不像dcp檔案，可以單獨被呼叫，edf檔案必須配合.v的黑盒介面才能被呼叫；
3、關於設計模組內包含ip核或edf的設計，不建議使用edf封裝，很可能報ip錯誤，若實在需要使用，可在tcl命令框中輸入：write_edif -force d:/x/***.edf生成edf檔案，可一定程度上減少報錯，但不能保證。
dcp和edf比較：
1、dcp檔案對軟體版本及其敏感，高版本軟體生成的dcp無法在低版本軟體使用；
2、採用一定手段，dcp可實現ip、dcp巢狀，但edf實現巢狀的能力較弱。
Vivado生成edf檔案
綜合完成後會跳出個框框，選擇open synthesis write edif module.edf write verilog mode port module stub.v vivado2015.3 write verilog mode synth stub module stub.v viva...
vivado匯出設計檔案路徑
在對fpga 的時候，有時候需要使用指令碼進行 當指令碼 帶有vivado ip核的時候，由於有些ip核 需要的檔案比較多，並且不再同乙個目錄下，要乙個乙個的把所需的 檔案找出來比較繁瑣，此時我們可以用如下tcl命令將設計檔案目錄匯出。在vivado tcl console介面輸入以下命令即可 re...
vivado新增設計原始檔
第一，章節目錄 第二，前言 第三，fpga簡介 第四，vivado新增設計原始檔 第五，結束語 給fpga乙個支點，它可以撬動整個數字邏輯。給我一根槓桿我就能撬動地球 是古希臘數學家 物理學家阿基公尺德說的，這句話是阿基公尺德的經典語錄，這句話還被翻譯為 給我乙個支點，我就能撬起整個地球 用了誇張的...