敏感訊號列表出現在always塊中，其典型行為級的含義為：
只要敏感訊號列表內的訊號發生電平變化，則always模組中的語句就執行一次，因此設計人員必須將所有的輸入訊號和條件判斷訊號都列在訊號列表中。
有時不完整的訊號列表會造成不同的**和綜合結果，因此需要保證敏感訊號的完備性。
在實際的pld 器件開發中，eda 工具都會預設將所有的輸入訊號和條件判斷語句作為觸發訊號，增減敏感訊號列表中的訊號不會對最終的執行結果產生影響，因此如果期望在設計中通過修改敏感訊號來得到不同的邏輯，那就大錯特錯了。
當敏感訊號不完備時，會使得**結果不一樣，這是因為**器在工作時不會自動補充敏感訊號表。
如果缺少訊號，則無法觸發和該訊號相關的**程序，也就得不到正確的**結果。
Verilog中的函式
verilog中的函式 verilog hdl與大多數可程式語言一樣，將使用率很高的 按照軟體工程的思想，寫成函式，這樣，該函式可以被多次呼叫。verilog中函式常用語三種情況 verilog中的函式與c語言中的函式的主要不同之處是 在verilog中，呼叫函式時，需要將乙個或則多個自變數傳給函式...
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