（一）、pll原理
pll（phase locked loop），生成時鐘的核心部分是壓控振盪器（voltage-controlled oscillator，vco）。它是可根據輸入的電壓調整輸出頻率的振盪器，如下圖所示。
它的基本原理是通過負反饋形成閉環從而根據輸入的基準時鐘控制輸出時鐘。其中鑑相器就相當於乙個比較器，它根據基準時鐘和輸出時鐘的差值轉換為控制電壓，輸出到低通濾波器濾除高頻雜波，然後輸入到vco，vco主頻過高則降低電壓，反之提公升電壓，使輸出時鐘跟隨給定的基準時鐘。
下圖是fpga典型的pll塊。各階段的時鐘頻率說明如下。
（二）、dll原理
dll（delay locked loop），它不同於pll使用vco，它使用的是可變延遲線來控制時鐘訊號的延遲量，如下圖所示，它可實現受控時鐘和輸入時鐘的相位跟蹤，通過調整基準時鐘到受控時鐘的來實現。它能消除時鐘分配網路引起的時鐘偏移，也可通過整合分頻器來輸出不同頻率的時鐘，但由於它的時鐘合成自由度較pll低，所以fpga主要採用pll。
FPGA筆記（七） 配置PLL
荒廢了有些日子了，終於到了實習的地方，開始認真的學習，之前學得不夠快，現在要拍馬趕上去了，不然要跟不上進度了。學習筆記還是要做到，好記性不如爛筆頭，做筆記也是一種思考的過程，用來捋清楚怎麼個流程是很有用的。由於馬上要用到pll和rom的配置，所以學習了下如何去配置鎖相環模組。這個比較簡單，基本由圖示...
FPGA學習筆記第五彈
fpga學習筆記第五彈 基於fpga的跨時鐘域訊號處理 在實際設計中我們一般會遇到很多關於時鐘域處理的問題，越是複雜的fpga設計，越是存在很多關於跨時鐘處理的問題。如何解決跨時鐘域帶來的問題 1 同步處理 先寄存乙個時鐘週期在使用 2 利用儲存器 fifo 握手訊號 什麼是握手訊號 所謂的握手訊號...
FPGA學習筆記（一） 初識FPGA
該隨筆中部分內容 自小梅哥 fpga field programmable gate array，現場可程式設計門陣列 正如其名，fpga內部有大量的可程式設計邏輯功能塊，使用verilog hdl 硬體描述語言 實現設計。玩過微控制器的小夥伴剛接觸fpga可能會有點困惑，其實fpga與微控制器最大...