esd試驗作為emc測試標準的一項基本測試專案，如果產品的前期設計考慮不足，加上經驗不夠的話，往往會讓人焦頭爛額。一般中小型企業，如果沒有專門的，往往這項工作就必須由硬體工程師來承擔。對於整機來說，esd抗擾能力不僅僅來自晶元的esd耐壓，pcb的布局佈線，甚至與工藝結構也有密切關係。
常見的esd試驗等級為接觸放電：1級——2kv；2級——4kv；3級——6kv；4級——8kv；空氣放電：1級——2kv；2級——4kv；3級——8kv；4級——15kv。本人所處的醫療電子行業，產品的esd試驗一般要達到第3等級，即接觸6kv，空氣8kv。在整機esd試驗方面，本人也搞過了幾台不同型號的產品，也算搞出了一點眉目，總體的解決思想是把靜電流向地，現總結如下。
1. 電源加tvs管
特別是對於裸露在外的一些介面，比如usb、vga、dc、sd卡等，對這些介面進行接觸放電時，靜電很容易就會「串」到電源線上，靜電由本來的共模變成了差模，此時電源上就會產生乙個很高的尖峰，很多晶元都承受不了，發生宕機，復位等問題。對於電源vcc的esd保護，可以並接tvs管來解決。tvs管與穩壓二極體很相似，都有乙個額定的電壓，不同的是它的響應速度特別快，對靜電有很好的洩放作用。例如對於usb介面（見圖1.1、圖1.2），vcc和外殼地之間並接5v的tvs管。相當於把電源和地鉗位在5v以內，這樣可以有效地把靜電電流導向地，達到效果很明顯。要注意的是布局佈線的時候，tvs管要盡量靠近介面的位置，tvs的陰極以最近的路徑接到介面的外殼地（如果有的話）。
圖1.1
圖1.2
2. 對外介面訊號線esd保護
對外介面的訊號線同樣需要保護，否則靜電經過訊號線直接到達晶元io管腳，雖然晶元的io都有二極體保護，一般可以抵禦±2kv的靜電，但是對於±6kv的esd接觸放電，就會遭遇損壞的風險。同樣是usb介面，如圖2.1，差分訊號線d+和d-接了個esd器件tpd4s012，實際上是與usb電源和地並接反向二極體，把電流導向usb電源或者地。
圖2.1
3. 敏感器件電源新增lc濾波
有些ic特別容易受靜電影響，進行esd試驗時，總是發生復位或者死掉。究其原因，一般都是電源引腳受到干擾。對此可以對其電源新增lc濾波。一般晶元的vdd管腳旁邊都會有乙個去耦電容，但是這個去耦電容是沒有辦法有效攔截靜電的，甚至是幾十uf的鉭電容並接小電容，效果仍舊不佳。這時候，如果再串乙個小電感，情況就得到很好的改觀。靜電放電會產生乙個尖峰，同屬於高頻干擾，lc可以很好地將高頻濾除，使通過電感之後的尖峰大大減弱，ic就不容易宕機或者復位。
本人有一次對整機emc整改，esd試驗時，按鍵控制板的mcu老是復位。後來用示波器進行追蹤，發現是外部看門狗晶元發生復位，導致mcu復位。於是先在電源上並接tvs管，還是會復位；再在看門狗晶元vcc管腳旁並接22uf鉭電容，情況好一些，但還是會復位；最後再串接乙個0.47uh的貼片電容，組成lc濾波（如圖3.1所示）。在±6kv的esd接觸放電下，就再也不會復位，而且工作正常。
圖3.1
4. pcb鋪地要求
pcb要盡可能多的鋪地。如果是雙面板，兩面都要大面積鋪銅，而且還要有足夠的地過孔；如果是四層板或以上，主要元件層的臨近平面層要設定成地層。比如四層板，如果主要元件在頂層，那麼分層為：頂層->地層->電源層->底層；如果主要元件在底層，分層為：頂層->電源層->地層->底層。
5. 接地要求
靜電要得到有效釋放，就要保證良好的接地。對於醫療電子，一般的醫療電子產品比如監護儀，機身後面都會有乙個等電位接地端。在做esd試驗的時候，這個接地端也是要接大地的，這樣就有了乙個靜電快速洩放的途徑。如圖5.1，假如主電路板分為三個模組：電源板，主控板和介面板，介面板的介面外殼地要和訊號地分開，然後介面板的外殼地和等電位端用粗導線相連。系統的訊號地可以從電源板的外殼地與訊號地相連然後共用一根粗導線與等電位端相連。之所以沒有採用每塊板都分別接到等電位端的星形接地方法，是因為星形接地會形成接地環路，從而增加射頻雜訊和容易受電磁干擾。
圖5.1
6. pcb布局佈線
從原理圖的設計到pcb的布局佈線，emc的設計思想就應該在深深的腦海裡。設計出了好的原理圖，如果pcb布局佈線不當，那麼出來的板子是失敗的。如果晶元的去耦電容離晶元的管腳很遠，那也就失去了去耦的作用。如果敏感訊號的走線太長，就會引入意想不到的電磁干擾。在抗esd方面，敏感的器件或者訊號線（如reset）應該遠離pcb邊緣，防止空氣放電直接干擾到器件和訊號線。pcb邊緣應該留有一定寬度的空隙或者鋪銅。
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