……同理，儲存單元亦無法持續縮小。那麼，雙串疊式64層3d快閃儲存器到底有沒有搞頭？
到底多少層才算太多？
快閃儲存器代工廠商紛紛開始採用3d nand設計，並憑藉著這一點成功逃出幾乎已經成為死亡陷阱的nand儲存單元縮小思維。
但作為將大量2d平面nand晶元結構加以分層堆疊的解決方案，3d nand也擁有著自己的問題。
首先，晶圓生產時間、產量以及跨層元件代表著最為突出的難題。
在平面nand方面，我們都知道代工廠商需要通過一系列沉積與蝕刻工藝完成晶元組件的製造。整個過程較為耗時，此後需要保證晶元上良好儲存單元的數量符合要求——而這一點主要取決於製程工藝水平。
現在我們設想存在乙個2層單元結構封裝流程。其要求在第一層之後再次覆蓋單元級元件，同時在兩層之間納入合適的絕緣材料。這無疑將延長製造時間，而且由於結構更加複雜，為了解決更多儲存單元存在故障的情況，我們必須留出更多儲存單元餘量。
同理可知，4層結構與2層結構相比，單元級製造時間以及單元數量都將再次增加。32層結構將2層結構乘以16這一倍數，同時帶來對應的晶圓製造時間與實際可用儲存單元數量測試時間。48層的工作強度顯然要更大。
快閃儲存器代工行業目前正在逐步轉向64層單元結構（sk海力士的公升級目標則為72層），因此晶圓製造與測試時間還將進一步延長。另外，96層單元原型設計也已經出現，相關影響已經不言而喻。
3d晶圓可能需要耗費代工廠方面很多時間，這將直接導致月度晶圓生產能力發生下滑。
垂直跨層元件
多層晶元還需要採用特定元件以實現各層間貫穿——例如東芝與威騰電子公司打造的矽通孔（簡稱tsv）。這些孔通過蝕刻方式實現，且要求蝕刻光束必須擁有極為精準的功率與定位效果——具體來講，96層晶元對於相關通孔蝕刻工藝的定位精準度要求已經達到非常誇張的程度。
而在128層晶元當中蝕刻矽通孔已經幾乎沒有可能。
目前的出路之一在於保持層數不變但進一步縮小儲存單元大小。然而當儲存單元達到15到16奈米級別時，其中的電子數量將太少而無法提供穩定且可識別的電荷水平，最終導致其不具備可行性。
第一款3d nand產品保持有較大儲存單元大小，即40奈米水平。因此，我們接下來可以將nand單元逐步縮小至30奈米甚至是20奈米水平。當然，這也會因需要嚴苛的精度水平而提高製程工藝複雜度。
另外，3d nand行業同樣意識到儲存單元不可低於15至16奈米，這一點與2d nand遭遇的困境完全一致。
串疊式設計
走出層數陷阱的另一條潛在出路在於串疊式設計——即將已經採用分層結構的3d nand晶元加以進一步分層。
每個矽通孔用於將各層兩兩對接起來，這意味著串疊式64層3d nand結構實際上擁有128層，即2 x 64層。儘管構建此類矽通孔將非常困難，但這也許是超越96層——或者128層——3d nand設計上限的惟一方法。
也許我們未來還將看到3x或者4x串疊式nand晶元。今年的快閃儲存器儲存器峰會必將在這方面作出討論，因此也值得每一位對快閃儲存器技術抱有興趣的朋友給予高度關注。
原文發布時間為：
2023年8月4日
李超
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NOR與NAND快閃儲存器比較
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