一 監控與測試:
卡頓監控:觀察主線程執行時間監控,不超過16ms(1s/60,人肉眼識別頻率,也是系統螢幕重新整理的頻率);
**執行時間測試;
**執行記憶體測試;
二 按需載入:快速滑動時,只對目標載入;停止滑動時,增加載入量;
四 檢視(tableview場景)
*cell復用且種類少(隱藏view)、不重複布局、少使用透明view;
*提前計算並快取cell高度;
*cellforrowatindexpath不要做耗時操作(檔案讀寫,view建立和移除等)
*檢視簡單化:減少view層級、個數;
*設定圓角:cashapelayer和uibezierpath設定圓角(記憶體消耗少,渲染快)
五 避免離螢幕渲染(gpu);
參考:
TableVie優化方法和優化機制
1,uitableview的優化方法 快取高度,非同步繪製,減少層級,hide,避免離屏渲染 1 快取高度 當我們建立frame模型的時候,計算出來cell的高度的時候,我們可以將cell的高度快取到字典裡面,以cell的indexpath和identifier作為為key。非同步繪製 在cell上...
FPGA綜合優化
1 速度和面積 在全面優化水平將達到速度和面積rtl要利用邏輯拓撲的優勢。供 由於在後端而言缺乏知識,門級優化。普通情況下更高的速度要求更高的並行性以及更大的面積,可是在某些特殊情況下並非這樣。由於fpga的布局佈線具有二階效應。直到布局佈線完畢。工具才會知道器件的擁堵或者佈線的困難,可是這時實際邏...
邏輯綜合 優化電路
對進行時序路徑 工作環境 設計規則等進行約束完成之後,dc就可以進行綜合 優化時序了,dc在優化過程中主要的策略將在下面進行說明。然而,當普通模式下不能進行優化的,就需要我們進行編寫指令碼來改進dc的優化來達到時序要求。dc進行優化的目的是權衡timing和area約束,滿足使用者對功能 時序和面積...