FPGA的配置引腳以及配置過程

fpga配置基本介紹

與cpld不同，fpga是基於門陣列方式為使用者提供可程式設計資源的，其內部邏輯結構的形成是由配置資料決定的。fpga的配置方式分為主動式和被動式。

1配置引腳

fpga

的配置引腳可分為兩類：專用配置引腳和非專用配置引腳。專用配置引腳只有在配置時起作用，而非專用配置引腳在配置完成後則可以作為普通的i／o口使用。

專用的配置引腳有：配置模式腳m2、m1、m0；配置時鐘cclk；配置邏輯非同步復位prog，啟動控制done及邊界掃瞄tdi，tdo，tms，tck。非專用配置引腳有din，d0：d7，cs，write，busy，init。

在不同的配置模式下，配置時鐘cclk可由fpga

內部產生，也可以由外部控制電路提供。

2配置過程

（1）初始化

系統上電後，如果fpga滿足以下條件：bank2的i／o輸出驅動電壓vcc0_2大於lv；器件內部的供電電壓vccint為2．5v，器件便會自動進行初始化。在系統上電的情況下，通過對prog引腳置低電子，便可以對fpga進行重新配置。初始化過程完成後，done訊號將會變低。

（2）清空配置儲存器

在完成初始化過程後，器件會將init訊號

置低電平，同時開始清空配置儲存器。在清空完配置儲存器後，init訊號將會重新被置為高電平。使用者可以通過將prog或init訊號(1nit為雙向訊號)置為低電平，從而達到延長清空配置儲存器的時間，以確保儲存器被清空的目的。

（3）載入配置資料

配置儲存器的清空完成後，器件對配置模式腳m2、n1、m0進行取樣，以確定用何種方式來載入配置資料。

（4）crc錯誤檢查

器件在載入配置資料的同時，會根據一定的演算法產生乙個

crc值，這個值將會和配置檔案中內建的crc值進行比較，如果兩者不一致，則說明載入發生錯誤，init引腳將會被置低電平，載入過程被中斷。此時若要進行重新配置，只需將

prog

置為低電平即可。

（5）start-up

在start-up階段中，fpga

會進行一下操作：

①將done訊號置高電平，若done訊號沒有置高，則說明資料載入過程失敗；

②在配置過程中，器件的所有i／o引腳均為三態，此時，全域性三態訊號gts置低電平，這些i／o腳將會從三態切換到使用者設定的狀態；

③全域性復位訊號gsr置低電平，所有觸發器進入工作狀態；

④全域性寫允許訊號gwe置低電平，所有內部ram有效；

整個過程共有8個時鐘週期c0-c7。在預設的情況下，這些操作都和配置時鐘cclk同步，在done訊號置高電子之前，gts，gsr，gwe都保持高電平。