近期專案需要做乙個雙脈衝輸出實驗，利用verilog的pll產生40mhz時鐘訊號，利用此訊號產生脈寬為25ns，間隔75ns（兩上公升沿相隔100ns）的雙脈衝，週期為20微秒，如下圖：
模組輸入為系統時鐘clk，復位rst_n，輸出訊號pulse_out，系統時鐘40mhz，則週期t=1/40mhz=25ns.
20微秒計數:(20*10^-6)*40000000-1=799
25ns：1
100ns：4
125ns:5
`timescale 1ns / 1ps
// module name: clk_div
//產生25ns,間隔75ns的雙脈衝，週期為20微秒
module clk_div(
clk,
rst_n,
pulse_out
);// port declarations //****************************************==
input clk;
input rst_n;
output pulse_out;
//暫存器定義
reg pulse_out;
reg [9:0] counter;
//計數器計數
always@(posedge clk_out1 or negedge rst_n) //檢測時鐘的上公升沿或者下降沿
begin
if(~rst_n) //復位訊號低有效
counter <= 0; //計數器清零
else if(counter == 10'd799) //40mhz,20微秒計數
counter <= 0;
else
counter<=counter + 1'b1; //計數器加1
end//脈衝輸出
always@(posedge clk_out1 or negedge rst_n)
begin
if(~rst_n)
pulse_out<=0;
else if(counter == 10'd0)
pulse_out <= 1'b1;
else if(counter == 1)
pulse_out <= 1'b0;
else if(counter == 4) //100ns時置1
pulse_out <= 1'b1;
else if(counter == 5)
pulse_out <= 1'b0;
else
pulse_out <= pulse_out;
end
//--//----------- begin cut here for instantiation template ---// inst_tag
pll_ip instance_name ///（例化pll模組）
(// clock in ports
.clk_in1(clk), // in
// clock out ports
.clk_out1(clk_out1)); // out
// inst_tag_end ------ end instantiation template ---------
endmodule
1.選擇觸發器位寬：這裡選擇為1
2.資料長度，因為這裡計數只到799，1024就足夠。
3.在此處選擇時鐘訊號埠和觸發訊號
隨後就可以在chipscope中觀察雙脈衝產生得是否準確了。
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