今天在看這本書《vhdl數位電路設計教程》中第76頁有寫到如何避免使用全比較器，覺得可以記錄下來，以後在寫**的時候可以借鑑。
先來看一下這個例子：
實現的是乙個進行迴圈累加的模10計數器，**如下：
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library ieee
use ieee.std_logic_1164.all
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entity counter is
port ( clk : in std_logic;
digit: out integer range 0 to 9 );
end counter;
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architecture counter of counter is
bedin
counter : process (clk)
variable temp : integer range 0 to 10;
begin
if(clk'event and clk = '1') then
temp := temp + 1;
if (temp = 10) then temp := 0;
end if;
end if;
digit <= temp;
end process count;
end counter;
在上面**中，為了在temp計數到10時對計數器復位，每次對temp累加時都會將它與10進行比較，這是計數器設計常用的一種方法。由於10是乙個常數，編譯器會產生相對來說比較簡單的常數比較器電路。然而如果不使用常數而是乙個可程式設計的引數，那麼在電路實現時就會產生乙個全比較器，這樣會需要更多的邏減少VMware中虛擬系統占用的記憶體資源
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