2014-12-02 19:29
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fpga基礎知識（39）
最開始看的一些資料，大家其實講得都差不多，但是我卻看得雲裡霧裡的，應該是還沒真正理解這個東西。
今天心血來潮又把 《七天玩轉altrea之時序篇》拿出來看了看，應該有些豁然開朗的感覺，在下實屬愚笨，想透徹理解乙個東西太慢。
首先看一下暫存器到暫存器的路徑，如圖1：
data arrive time：資料到達reg2.d的時刻。進行時序分析時，setup 和hold時間分析時的data arrive time的計算公式都是一樣的
關於data arrive time的理解要基於第乙個暫存器reg1進行分析的，和暫存器2(reg2)無關，reg1是資料傳輸發起的暫存器。
資料何時可以到達reg2.d即觸發器2的d輸入端，主要是由reg1和中間的組合邏輯comb決定的，這個時間t=tclk1+tco+tdata，因為這個暫存器後邏輯已經固定，所以
只要是有這個暫存器發起的資料傳輸，這個時間都是固定的。設資料傳輸發起的clk上公升沿時刻為lanch，則data arrive time=lanch+tclk1+tco+tdata，如下圖。
總之，上面這句話的概括為：data arrive time是在發起（源）暫存器reg1的基礎上進行分析的。clk的第乙個上公升沿啟動的這次資料傳輸，從上公升沿這一時刻起，到資料到達reg2.d的時間。即為data arrive time。
FPGA中的時序分析（五）
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