1 總體架構設計
ddr3儲存器控制模組採用mig（memory inte***ce generator）方案，通過使用者介面建立fpga內部控制邏輯到ddr3的連線，使用者不需要管理ddr3初始化、暫存器配置等複雜的控制邏輯，只需要控制使用者介面的讀寫操作。
ddr3使用者介面仲裁控制模組將每乙個資料讀寫請求設定成中斷，借鑑中斷處理思想來進行仲裁控制，從而解決資料儲存的衝突。
2 ddr3儲存器控制模組設計
mig生成的ddr3控制器的邏輯框圖如圖 2所示，只需要通過使用者介面訊號就能完成ddr3讀寫操作，大大簡化了ddr3的設計複雜度。
2.1 ddr3控制模組使用者介面寫操作設計
ddr3儲存器控制模組使用者介面寫操作有兩套系統，一套是位址系統，一套是資料系統。使用者介面寫操作訊號說明如表 1所示。
為了簡化設計，本文設計的使用者介面寫操作時序如圖 3所示，使兩套系統在時序上完全對齊。
2.2 ddr3控制模組使用者介面讀操作設計
使用者介面讀操作也分為位址系統和資料系統。使用者介面讀操作訊號說明如表 2所示。
讀操作位址系統和資料系統一般是不對齊的，因為位址系統傳送到ddr3後，ddr3需要一定的反應時間，讀操作時序如圖 4所示。
3 ddr3使用者介面仲裁控制模組設計
3.2 疊加輸出讀請求中斷處理器設計
圖形資料寫入ddr3時只寫入有圖形的位置，而不是全屏掃瞄，如果不進行清屏操作會導致下一幀圖形畫面上殘留上一幀的圖形資料。清屏操作指圖形輸出後將ddr3中對應位址的儲存空間全部寫入數值0，從而將當前圖形資料清除。
3.3 圖形生成寫請求中斷處理器設計
圖形生成是接收cpu的圖形命令並進行光柵化，將結果先儲存在直接結果快取區和插值結果快取區中，從而存入到ddr3中。當一幀圖形全部繪製完成後傳送圖形生成模組寫請求。圖形生成寫請求分為三個子請求：直接結果寫中斷請求、插值背景讀中斷請求、插值結果寫中斷請求。
4 幀位址控制模組設計
幀位址控制模組主要是將ddr3空間進行劃分，同時控制幀位址的切換。為了簡化設計，將儲存器劃分為若干塊，每塊儲存一幀資料，在使用者仲裁控制模組讀寫快取區時只生成幀內位址，幀位址的切換由幀讀寫控制模組實現，幀內位址結合幀位址組合成對應ddr3的內部位址值。ddr3的幀位址劃分如圖 8所示。
設定三個幀儲存空間，其中一幀用於讀出，一幀用於寫入，還有一幀空閒，分別稱作輸入幀、輸出幀和空閒幀。用三者的切換來實現幀速率的轉換，確保輸出幀相對於當前輸入幀的延遲最小，即當前輸出幀輸出的是最新寫滿的幀。當寫入的幀儲存空間已經寫滿，而讀儲存空間還沒讀完，將下一幀的影象資料寫到當前空閒的幀儲存空間。圖 9為pal輸入幀和輸出幀讀寫控制流程圖。以a空間為輸出幀，b空間為輸入幀，c空間為空閒幀為例。若a空間讀完，b空間寫滿，則將b空間變成輸出幀並輸出，將c空間變成輸入幀並繼續輸入；若a空間還沒有讀完，b空間已經寫滿，則將下一幀資料寫入到c空間，並繼續從a空間輸出。
5 驗證結果與分析
結論
FPGA 上 DDR3 管腳如何分配
不論是哪一款 ddr dq 在組內都是可以互換的，因為資料的具體內容只要讀入和讀出一致即可 1 確定占用的 bank 在 pin planer 介面，首先右鍵開啟 show banks，確定好 ddr3 要占用的 banks，使用1.5v供電，記住 bank位置 每組ddr3 只能使用同乙個 col...
DDR 2 和DDR3的區別
1 ddr3由於新增了一些功能，所以在引腳方面會有所增加，8bit 晶元採用78球fbga 封裝，16bit 晶元採用96球fbga 封裝，而ddr2則有60 68 84球fbga 封裝三種規格。並且ddr3必須是綠色封裝，不能含有任何有害物質。2 ddr的頻寬的計算方式 頻寬 記憶體核心頻率 記憶...
DDR3和DDR4的區別
1 規格不同 ddr3記憶體的起始頻率僅有800mhz，最高頻率可達2133mhz。而ddr4記憶體的起始頻率就有2133mhz，最高頻率可達3000mhz。更高頻率的ddr4內存在各個方面的表現和ddr3記憶體相比有著顯著的提公升，ddr4記憶體的每個針腳都可以提供2gbps的頻寬，那麼ddr4 ...