問題也不是我乙個人遇到：
印象中verilog程式設計，不給初，就是預設為零哦！
但是modelsim不賦初值，他就不是零；之後如果在復位中也沒寫道，到必然出錯。
所以嚴謹的**風格，完整的時序模型，於己於人都是一種完美！
除錯乙個fifo2sram2fifo的工程，用uart來顯示，總是規律性的出現問題。睡覺自己當年設計的時候全憑yy。
在quartus ii自然沒問題，他預設為0 的；
但是好歹不好意思雜用quartus ii自帶的simulation了，無奈，用modelsim看看波形；問題也從此開始：
如下圖所示，注釋部分的txd_cnt本身沒多大意義，只在t_send的時候才具有意義，因此當年因為偷懶，以及嫩，沒寫上去。
但是**波形如下，你可以看得到txd_cnt，txd，state的異常
但是把上述注釋部分加上，即完整時序，寫入各種狀態的初始化後：
哎，嚴謹的**，完整的風格，於己於人，總會事半功倍的！
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