1.為什麼要重視電源雜訊問題
晶元內部有成千上萬個電晶體，這些電晶體組成內部的閘電路、組合邏輯、暫存器、計數器、延遲線、狀態機、以及其他邏輯功能。隨著晶元的整合度越來越高，內部電晶體數量越來越大。晶元的外部引腳數量有限，為每乙個電晶體提供單獨的供電引腳是不現實的。晶元的外部電源引腳提供給內部電晶體乙個公共的供電節點，因此內部電晶體狀態的轉換必然引起電源雜訊在晶元內部的傳遞。
對內部各個電晶體的操作通常由核心時鐘或片內外設時鐘同步，但是由於內部延時的差別，各個電晶體的狀態轉換不可能是嚴格同步的，當某些電晶體已經完成了狀態轉換，另一些電晶體可能仍處於轉換過程中。晶元內部處於高電平的閘電路會把電源雜訊傳遞到其他閘電路的輸入部分。如果接受電源雜訊的閘電路此時處於電平轉換的不定態區域，那麼電源雜訊可能會被放大，並在閘電路的輸出端產生矩形脈衝干擾，進而引起電路的邏輯錯誤。晶元外部電源引腳處的雜訊通過內部閘電路的傳播，還可能會觸發內部暫存器產生狀態轉換。
除了對晶元本身工作狀態產生影響外，電源雜訊還會對其他部分產生影響。比如電源雜訊會影響晶振、pll、dll的抖動特性，ad轉換電路的轉換精度等。
由於最終產品工作溫度的變化以及生產過程中產生的不一致性，如果是由於電源系統產生的問題，電路將非常難除錯，因此最好在電路設計之初就遵循某種成熟的設計規則，使電源系統更加穩健。
2.電源系統雜訊餘量分析
絕大多數晶元都會給出乙個正常工作的電壓範圍，這個值通常是±5%。例如：對於3.3v電壓，為滿足晶元正常工作，供電電壓在3.13v到3.47v之間，或3.3v±165mv。對於1.2v電壓，為滿足晶元正常工作，供電電壓在1.14v到1.26v之間，或1.2v±60mv。這些限制可以在晶元datasheet中的recommended operating conditions部分查到。這些限制要考慮兩個部分，第一是穩壓晶元的直流輸出誤差，第二是電源雜訊的峰值幅度。老式的穩壓晶元的輸出電壓精度通常是±2.5%，因此電源雜訊的峰值幅度不應超過±2.5%。當然隨著晶元工藝的提高，現代的穩壓晶元直流精度更高，可能會達到±1%以下，ti公司的開關電源晶元tps54310精度可達±1%，線性穩壓源ams1117可達±0.2%。但是要記住，達到這樣的精度是有條件的，包括負載情況，工作溫度等限制。因此可靠的設計還是以±2.5%這個值更把握些。如果你能確保所用的晶元安裝到電路板上後能達到更高的穩壓精度，那麼你可以為你的這款設計單獨進行雜訊餘量計算。本文著重電源部分設計的原理說明，電源雜訊餘量將使用±2.5%這個值。
電源雜訊餘量計算非常簡單，方法如下：
比如晶元正常工作電壓範圍為3.13v到3.47v之間，穩壓晶元標稱輸出3.3v。安裝到電路板上後，穩壓晶元輸出3.36v。那麼容許電壓變化範圍為3.47-3.36=0.11v=110mv。穩壓晶元輸出精度±1%，即±3.363*1%=±33.6 mv。電源雜訊餘量為110-33.6=76.4 mv。
計算很簡單，但是要注意四個問題：
第一，穩壓晶元輸出電壓能精確的定在3.3v麼？外圍器件如電阻電容電感的引數也不是精確的，這對穩壓晶元的輸出電壓有影響，所以這裡用了3.36v這個值。在安裝到電路板上之前，你不可能**到準確的輸出電壓值。
第二，工作環境是否符合穩壓晶元手冊上的推薦環境？器件老化後引數還會和晶元手冊上的一致麼？
第三，負載情況怎樣？這對穩壓晶元的輸出電壓也有影響。
第四，電源雜訊最終會影響到訊號質量。而訊號上的雜訊**不僅僅是電源雜訊，反射串擾等訊號完整性問題也會在訊號上疊加雜訊，不能把所有雜訊餘量都分配給電源系統。所以，在設計電源雜訊餘量的時候要留有餘地。
另乙個重要問題是：不同電壓等級，對電源雜訊餘量要求不一樣，按±2.5%計算的話，1.2v電壓等級的雜訊餘量只有30mv。這是乙個很苛刻的限制，設計的時候要謹慎些。模擬電路對電源的要求更高。電源雜訊影響時鐘系統，可能會引起時序匹配問題。因此必須重視電源雜訊問題。
3.
第一，穩壓電源晶元本身的輸出並不是恆定的，會有一定的波紋。這是由穩壓晶元自身決定的，一旦選好了穩壓電源晶元，對這部分雜訊我們只能接受，無法控制。
第二，穩壓電源無法實時響應負載對於電流需求的快速變化。穩壓電源晶元通過感知其輸出電壓的變化，調整其輸出電流，從而把輸出電壓調整回額定輸出值。多數常用的穩壓源調整電壓的時間在毫秒到微秒量級。因此，對於負載電流變化頻率在直流到幾百khz之間時，穩壓源可以很好的做出調整，保持輸出電壓的穩定。當負載瞬態電流變化頻率超出這一範圍時，穩壓源的電壓輸出會出現跌落，從而產生電源雜訊。現在，微處理器的核心及外設的時鐘頻率已經超過了600兆赫茲，內部電晶體電平轉換時間下降到800皮秒以下。這要求電源分配系統必須在直流到1ghz範圍內都能快速響應負載電流的變化，但現有穩壓電源晶元不可能滿足這一苛刻要求。我們只能用其他方法補償穩壓源這一不足，這涉及到後面要講的電源去耦。
第三，負載瞬態電流在電源路徑阻抗和地路徑阻抗上產生的壓降。pcb板上任何電氣路徑不可避免的會存在阻抗，不論是完整的電源平面還是電源引線。對於多層板，通常提供乙個完整的電源平面和地平面，穩壓電源輸出首先接入電源平面，供電電流流經電源平面，到達負載電源引腳。地路徑和電源路徑類似，只不過電流路徑變成了地平面。完整平面的阻抗很低，但確實存在。如果不使用平面而使用引線，那麼路徑上的阻抗會更高。另外，引腳及焊盤本身也會有寄生電感存在，瞬態電流流經此路徑必然產生壓降，因此負載晶元電源引腳處的電壓會隨著瞬態電流的變化而波動，這就是阻抗產生的電源雜訊。在電源路徑表現為負載晶元電源引腳處的電壓軌道塌陷，在地路徑表現為負載晶元地引腳處的電位和參考地電位不同（注意，這和地彈不同，地彈是指晶元內部參考地電位相對於板級參考地電位的跳變）。
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