軟體簡介
timing designer是乙個畫時序圖的工具，可以用於在邏輯設計初期，對關鍵路徑進行時序設計，同時具有一定的時序驗證功能，利於在設計初期發現問題，減少設計反覆。該工具不僅可以用於fpga邏輯設計，還可以用於pcb的時序設計。
時序設計過程中，可以進行介面級的時序分析。
在最後的產品時序說明時，也可以使用該工具進行時序說明書的編制。
圖 2‑1 timing designer介面
timing designer是基於工程管理的。主要關注：
目前，fpga設計有專門的靜態時序分析工具，在fpga設計中，使用該工具只是做乙個輔助的設計手段，主要在邏輯方案詳細設計階段，方便工程專案組內部交流的時序圖，可以這麼畫。
在較複雜介面的設計時，比如pci，可以通過該工具理清思路，指導hdl設計。
涉及到產品介面和說明時，輔助設計說明書。
這是一款靈活、互動式的時域分析和圖示工具。適用於數字積體電路和印刷電路板設計。
forte design systems 公司的 chronology 部門發布了新版本的 timingdesigner 互動式時序分析和圖表工具，以增強其專案管理和時序介面設計功能。
timingdesigner 新的專案管理器簡化了時序資訊交換，使使用者能更有效地管理高效能介面的規範和分析，實現數字ic和電路板設計工作。該工具現在已允許使用者在同乙個專案內排列多個圖表組元。組元和模組可以在單個樹狀結構中排列並顯示，在專案圖表中還提供了所有違反約束的概要列表。設計人員也可將不同組元的兩個圖表合併，建立出乙個能自動處理組元連線，有助於管理重複訊號和傳播延遲的介面。現在，設計人員可以對特定圖表及其相關路徑實現本地化庫管理，避免通過網路訪問大型資源庫而耗費大量時間。為了簡化分析，節省除錯時間，設計人員還可以為其圖表選定使用的最小或最大值(而不是同時選定最大和最小值)，以便執行最佳或最差時序分析。
timingdesigner 還提供了波形分配器的訊號視覺化分組、字型修改器能更好地支援文件樣式嚮導、解碼值可在訊號、匯出訊號和匯流排的有效邊沿顯示、內建了新的電子資料表，功能，提高了分析報告生成能力等增強功能。
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