簡介
概述本手冊是對timingdesigner version 9.25 quick start training guide 的補充，並且使用timingdesigner
user』s guide 作為參考教程。通過本次培訓，使用者將能更好的使用timingdesigner。
本教程包含幾個實驗，每個實驗有一些關於工具使用的詳細描述。這些實驗講授使用td建立乙個時序圖，也講了超出教程範圍的高階分析。
本手冊預設使用者已經安裝好了td v9.25軟體。
內容td建立的時序圖有很多用途，如掌握介面規範，溝通設計需求，發布元件規範和分析元件或者模組之間的介面時序。本冊培訓分成幾個實驗來突出這些目的。
實驗1 –建立時序圖和介面協議規範
涉及到建立時序圖和介面規範的基本步驟。使用者將建立乙個時鐘，一些訊號，新增訊號沿，新增延遲，以及建立時間和保持時間的約束條件。
實驗2 –使用引數和庫電子**
引數和庫視窗的基本使用。使用者使用引數視窗和td自帶的時序庫讓他們的設計執行簡單的時序分析，如部件替換，使用變數和公式。
實驗3 –新增發行的檔案幫助
涉及到有助於發行的一些條目。在本實驗中，使用者將新增兩個迴圈的標誌，新增沿/狀態的標籤，在頁底新增描述文字，為訊號沿新增描述，以及圖表風格的工作。
實驗4 –使用衍生訊號和衍生時鐘
包含圖表中derived clock
s和derived signals的使用。使用者將使用derived signals模擬乙個形態的線路並且通過條件操作使能計數器。使用derived clocks模擬乙個pll電路，並且使用變數和公式模擬乙個抖動作用到pll時鐘上。
實驗5 –高階時序分析：手動介面處理
在本實驗中，使用者將使用自己當前所學來分析intel 186和micron dram介面關係，找出時序問題並且做一些假設分析。
實驗6 –高階時序分析：auto merge介面處理
本次實驗中，我們重新分析ntel 186和micron dram介面關係，但是這次我們引入auto merge的概念。我們觀察記憶體寫操作，在看讀操作，檢查所有的時序問題，並且做假設分析。我們可以回答類似「設計需要執行多快」或者「是否需要更快的部分」這樣的問題。
實驗7 –介面分析：fpga時序整合
本實驗演示如何使用td來滿足fpga設定中 place - and – route 的介面時序約束需求，以及依據從fpga開發系統的時序源中獲取的資訊來分析 post place - and – route 介面時序。
實驗8 –介面分析：訊號完整性整合
本實驗演示從訊號完整性分析工具中匯入報告檔案，以便能完成乙個完整的介面分析過程。這種增強行的整合功能允許使用者從 candence』s allegro si 和 mentor』s hyperlynx訊號完整性工具中匯入模擬連線延遲和pcb延遲時間資訊，並且使用這些資訊進行時序電路分析。
實驗9 –其他高階應用
本實驗演示匯出、匯入、使用命令列和td的 batch mode 修改時序圖格式的方法。
TimingDesigner使用 軟體概述2
軟體簡介 timing designer是乙個畫時序圖的工具，可以用於在邏輯設計初期，對關鍵路徑進行時序設計，同時具有一定的時序驗證功能，利於在設計初期發現問題，減少設計反覆。該工具不僅可以用於fpga邏輯設計，還可以用於pcb的時序設計。時序設計過程中，可以進行介面級的時序分析。在最後的產品時序說...
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