上拉電阻原理

上拉電阻為何能上拉

在節點與正5v電源之間接個10k的上拉電阻，能把這個節點的點位拉上來。我實在不明白，要想把電位提上來，直接接電源不就行了？電源通過這個10k的電阻肯定會降壓的，這樣一來，豈不是把節點的點位降低了嗎？

往往這個節點要求應用微控制器或者其他控制器件來控制它為高或低電平（即這個節點與i/o口連線）

如果單純的想要使這點成為高電平，並且輸出阻抗非常大的話，直接接電源也無妨，但是如果你微控制器如果要使這個節點拉低，即微控制器內部使節點接地，這樣5v電源不是和地短路了麼。

另外，當要求這個節點為高電平的時候，你的這個節點和地之間的阻抗一般是非常大，比如100k的阻抗，而你上拉乙個10k的電阻的話，這個點的電壓為（5/100+10）*100=4.5v這樣也可以上高電平啊。而當要求這個節點為低電平的時候只要把它和地連就可以了，電源和地之間有乙個10k的負載：）

使用上拉電阻的情況：

1、當ttl電路驅動coms電路時，如果ttl電路輸出的高電平低於coms電路的最低高電平（一般為3.5v），這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。

2、oc閘電路必須加上拉電阻，才能使用。

3、為加大輸出引腳的驅動能力，有的微控制器管腳上也常使用上拉電阻。

4、在coms晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供洩荷通路。

5、晶元的管腳加上拉電阻來提高輸出電平，從而提高晶元輸入訊號的雜訊容限增強抗干擾能力。

6、提高匯流排的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。

7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

上拉電阻阻值的選擇原則包括:

1、從節約功耗及晶元的灌電流能力考慮應當足夠大；電阻大，電流小。

2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。

3、對於高速電路，過大的上拉電阻可能邊沿變平緩。

綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理

對上拉電阻和下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個因素：

1．驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設計是應注意兩者之間的均衡。

2．下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。

3．高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。

4．頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成rc延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方面的需求。

下拉電阻的設定的原則和上拉電阻是一樣的。

oc門輸出高電平時是乙個高阻態，其上拉電流要由上拉電阻來提供，設輸入端每埠不大於100ua,設輸出口驅動電流約500ua，標準工作電壓是5v，輸入口的高低電平門限為0.8v(低於此值為低電平)；2v(高電平門限值)。

選上拉電阻時：

500ua x 8.4k= 4.2即選大於8.4k時輸出端能下拉至0.8v以下，此為最小阻值，再小就拉不下來了。如果輸出口驅動電流較大，則阻值可減小，保證下拉時能低於0.8v即可。

當輸出高電平時，忽略管子的漏電流，兩輸入口需200ua

200ua x15k=3v即上拉電阻壓降為3v，輸出口可達到2v，此阻值為最大阻值，再大就拉不到2v了。選10k可用。coms門的可參考74hc系列

設計時管子的漏電流不可忽略，io口實際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：輸出高電平時要餵飽後面的輸入口，輸出低電平不要把輸出口喂撐了（否則多餘的電流餵給了級聯的輸入口，高於低電平門限值就不可靠了）