clb是xilinx基本邏輯單元，每個clb包含兩個slices，每個slices由4個（a,b,c,d）6輸入lut（內部封裝了2個5輸入lut）和8個暫存器，2個f7選擇器，1個f8選擇器，乙個由多個與非門所組成的進製鏈.slice也分為slicem和slicel，其中m是memory的首字母，l是logic的首字母，比較slicem和slicel，他們的區別就是slicem的查詢表具有ram和rom的功能，而slicel的則不具備。所以slicem比slicel多的功能就是做儲存器和移位。。
7系列的fpga的lut有6個輸入埠（a1-6），然後有兩個輸出埠（o5,o6）。下圖是slicel裡面的lut。
其可以實現6輸入的布林組合邏輯函式，輸入訊號為a1,a2,a3,a4,a5,a6,輸出埠為o6。如下
o6=f(a1,a2,a3,a4,a5,a6)
其實現方式就是將輸入（a1,a2...a6）對應的輸出在lut裡面預存好（這一步在我們用bit檔案配置fpga時實現），然後把輸入訊號當作位址訊號去把對應的輸出訊號調出來。
同樣其還可以構成兩個5輸入的布林組合邏輯函式，其中這兩個函式共用5個輸入訊號（a1,a2,a3,a4,a5），a6被拉高，o5,o6分別是兩個布林邏輯的輸出。
o5=f(a1,a2,a3,a4,a5)
o6=f(a1,a2,a3,a4,a5)
故這也相當於實現的是乙個5輸入2輸出的邏輯函式。
[o5,o6]=f(a1,a2,a3,a4,a5)
總結一下，就好比單個lut裡面可以預存 2^6=64個結果。那麼單個lut可以實現
（1）輸入訊號最多為6bit，輸出訊號為1bit的的布林邏輯函式；
（2）輸入訊號最多為5bit，輸出訊號為2bit的邏輯。
乙個slice裡面有四個lut故最多可以預存的輸出訊號個數為 2^6*4=2^8。
因此在乙個slice裡面，借助選擇器將多個lut進行互連，可以實現輸入數，輸出數最多為如下所示的邏輯。
（1）2個lut通過互連可以構成7bit輸入，單bit輸出的邏輯。實現方式為兩個lut的輸入訊號a1,a2,a3,a4,a5,a6接到一起，輸出訊號經過選擇器選擇輸出，選擇器的選擇訊號也是邏輯函式的乙個輸入訊號。
將邏輯函式的輸出送到storage element便可以形成同步時序邏輯。
mux將多個lut組合到一起,構成7,8,9輸入的任意函式,f7鏈結兩個lut組成8:1多路器,f8鏈結兩個f7組成16:1多路器
單片塊ram的容量為18k位元，即位寬為18位元、深度為1024，可以根據需要改變其位寬和深度，但要滿足兩個原則：首先，修改後的容量(位寬 深度)不能大於18k位元;其次，位寬最大不能超過36位元。當然，可以將多片塊ram級聯起來形成更大的ram，此時只受限於晶元內塊ram的數量，而 不再受上面兩條原則約束。
全域性時鐘緩衝器,綜合器自動推斷,用於鏈結全域性時鐘或者復位訊號等高扇出網路
電子元器件基礎知識
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