c6678多核之間在msmc中互動資料，缺省會用到l1d cache
資料一致性問題是很令人困擾的。
小測試驗證了關於l1d cache 的linesize 是64byte
初始化：
if(dnum == 0)
然後在多核同步中斷程式中：
//test
if(dnum == 0)
else
也可以利用xmc來配置sl2，這樣不用反覆的invalidcache和writebackcache操作。
可以參考：
#個人認為這個帖子裡的基位址不能直接使用，但思路是可以參考的#
比較好的資料的ti的官方的"keystone_1_memory_performance"！
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