大疆2019校招FPGA筆試總結

1.對於同步fifo，每100個cycle可以寫入80個資料，每10個cycle可以讀出8個資料，fifo的深度至少為？

寫時鐘頻率 w_clk,

讀時鐘頻率 r_clk,

寫時鐘週期裡，每b個時鐘週期會有a個資料寫入fifo

讀時鐘週期裡，每y個時鐘週期會有x個資料讀出fifo

則，fifo的最小深度是？

計算公式如下：

fifo_depth = burst_length - burst_length * x/y * r_clk/w_clk

例舉說明：

如果100個寫時鐘週期可以寫入80個資料，10個讀時鐘可以讀出8個資料。令wclk＝rclk ，考慮背靠背（20個clk不發資料＋80clk發資料＋80clk發資料＋20個clk不發資料的200個clk）代入公式可計算fifo的深度

fifo_depth = 160-160x（80%）=160-128= 32

拓展：

如果令wclk＝200mhz，改為100個wclk裡寫入40個，rclk＝100mhz，10個rclk裡讀出8個。那麼fifo深度為48

計算如下fifo_depth =80-80x（80%）x(100/200)=80-32=48

2.如果只使用2選1mux完成異或邏輯，至少需要幾個mux？

應該乙個就可以：

不對，反相器也得使用乙個資料選擇器實現，所以至少需要兩個

3.在對訊號取樣過程之前抗混濾波,其作用是什麼?它選用何種濾波器?其截止頻率如何確定?

根據「奈奎斯特取樣定律」：在對模擬訊號進行離散化時,取樣頻率f2至少應2倍於被分析的訊號的最高頻率f1,即：f2≥2 f1；否則可能出現因取樣頻率不夠高,模擬訊號中的高頻訊號摺疊到低頻段,出現虛假頻率成分的現象

但工程測量中取樣頻率不可能無限高也不需要無限高,因為我們一般只關心一定頻率範圍內的訊號成份.

為解決頻率混疊,在對模擬訊號進行離散化採集前,採用低通濾波器濾除高於1/2取樣頻率的頻率成份.實際儀器設計中,這個低通濾波器的截止頻率(

fc) 為：

截止頻率（

fc）= 取樣頻率（fz） / 2．56

4.線與邏輯線與邏輯是兩個輸出訊號相連可以實現「與」的功能，可以用oc或od門來實現，需要在輸出端加乙個上拉電阻；

5.將二輸入的與非門當非門使用時，另一端的接法應該是

二輸入與非門的真值表如下：非門的真值表如下：

假設現在a端為非門的輸入，f為輸出。a=0時，b端任意高低電平，f都為1；a=1時，b只有等於1,即接高電平，f才等於1。

所以，最終接法如下：（另一端b接高電平）

6.屬於高速序列介面的是

pcie,usb,spi,rapidio；（abcd）

7.關於晶元啟動時初始化**在調到main函式之前會執行的操作

8.verilog hdl中哪些結構是不可綜合的

（1）所有綜合工具都支援的結構：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。

（2）所有綜合工具都不支援的結構：time，defparam，$finish，fork，join，initial，delays，udp，wait。

（3）有些工具支援有些工具不支援的結構：ca***，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。

9.關於時序設計和非同步設計的描述

10.**覆蓋率

包括語句覆蓋，判定覆蓋，條件覆蓋，路徑覆蓋；

11.面積和速度優化

面積優化：資源共享，序列化；

速度優化：流水線，縮短關鍵路徑法，配平暫存器，桌球操作

面積和優化存在矛盾，邏輯綜合的目的就是要在滿足時序的情況下盡量減小面積;

12.關於正規表示式中的計數符和通用字符集進行搜尋匹配

* 0 or more

+ 1

or more

? 0

or1

13.時序檢查中對非同步復位電路的時序分析叫做（）和（）？恢復時間檢查和移除時間檢查。recovery time和removal time檢查14 fpga內部資源包括哪些及其作用fpga由6部分組成，分別為可程式設計輸入/輸出單元、基本可程式設計邏輯單元、嵌入式塊ram、豐富的佈線資源、底層嵌入功能單元和內嵌專用硬核等 ;

1.對於同步fifo，每100個cycle可以寫入80個資料，每10個cycle可以讀出8個資料，fifo的深度至少為？

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