module uart_rx(
input clk_50m,
input rst_n,
input data_in,
output reg[7:0] rx_data,
output reg rx_done
);localparam
clk_frequency = 50_000_000,
baud_rate = 9600,
bps_cnt = clk_frequency / baud_rate;
wire start_flag;
reg rx_d0;
reg rx_d1;
reg rx_flag;
reg[15:0] clk_cnt;
reg bps_clk;
reg[ 3:0] baud_cnt;
reg[ 7:0] data_buff;
//通過檢測下降沿判斷起始位,空閒時資料線為高電平，起始位為低電平
assign start_flag = ( !rx_d0 ) & rx_d1;
always @ ( posedge clk_50m or negedge rst_n ) begin
if( !rst_n ) begin
rx_d0 <= 1'b0;
rx_d1 <= 1'b0;
endelse begin
rx_d0 <= data_in;
rx_d1 <= rx_d0;
endend//產生接收標誌位
always @ ( posedge clk_50m or negedge rst_n ) begin
if( !rst_n )
rx_flag <= 1'b0;
else if( start_flag )
rx_flag <= 1'b1;
else if( (baud_cnt == 4'd10) && ( clk_cnt == bps_cnt / 2) )//這裡為什麼不能寫else if( baud_cnt == 4'd10 )？
rx_flag <= 1'b0;
else
rx_flag <= rx_flag;
end//係數時鐘計數
always @ ( posedge clk_50m or negedge rst_n ) begin
if( !rst_n )
clk_cnt <= 16'd0;
else if( rx_flag ) begin
if( clk_cnt < bps_cnt )
clk_cnt <= clk_cnt + 1'b1;
else
clk_cnt <= 16'd0;
endelse
clk_cnt <= 16'd0;
end//產生波特率時鐘
always @ ( posedge clk_50m or negedge rst_n ) begin
if( !rst_n )
bps_clk <= 1'b0;
else if( rx_flag ) begin
if( clk_cnt == 16'd1 ) //這裡可以是0~bps_cnt任意乙個數，但是為了減少延時，選擇16'd1
bps_clk <= 1'b1;
else
bps_clk <= 1'b0;
endelse
bps_clk <= 1'b0;
end//對波特率時鐘計數
always @ ( posedge clk_50m or negedge rst_n ) begin
if( !rst_n )
baud_cnt <= 4'd0;
else if( bps_clk )
baud_cnt <= baud_cnt + 1'b1;
else if( baud_cnt == 4'd11)
baud_cnt <= 4'd1; //這裡不能寫baud_cnt <= 4'd0;否則導致資料位和baud_cnt位置出錯，從而接收不正確
else
baud_cnt <= baud_cnt;
end//接收資料並快取
always @ ( posedge clk_50m or negedge rst_n ) begin
if( !rst_n )
data_buff <= 8'd0;
else if( rx_flag ) begin
if( clk_cnt == bps_cnt / 2 ) //每個波特率時鐘中間獲取資料，確保資料準確
case( baud_cnt )
4'd2 : data_buff[0] <= data_in; //其中baud_cnt=4』d1對應著起始位，也就是1'd0
4'd3 : data_buff[1] <= data_in;
4'd4 : data_buff[2] <= data_in;
4'd5 : data_buff[3] <= data_in;
4'd6 : data_buff[4] <= data_in;
4'd7 : data_buff[5] <= data_in;
4'd8 : data_buff[6] <= data_in;
4'd9 : data_buff[7] <= data_in;
default : ;
endcase
else
data_buff <= data_buff;
endelse
data_buff <= 8'd0;
end//資料快取輸出
always @ ( posedge clk_50m or negedge rst_n )
if(!rst_n)
rx_data <= 8'd0;
else if(baud_cnt == 4'd10) //
rx_data <= data_buff;
else
rx_data <= rx_data;
//接收完成標誌位輸出
always @ ( posedge clk_50m or negedge rst_n )
if(!rst_n)
rx_done <= 1'b0;
else if( baud_cnt == 4'd10 )
rx_done <= 1'b1;
else
rx_done <= 1'b0;
endmodule
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