流行的FPGA的上電復位

在實際設計中，由於外部阻容復位時間短，可能無法使fpga內部復位到理想的狀態，所以今天介紹一下網上流行的復位邏輯。

在基於verilog的fpga設計中，我們常常可以看到以下形式的程序：

訊號rst_n用來對程序中所用變數的初始化，這個復位訊號是十分重要的，如果沒有復位，會導致一些暫存器的初始值變得未知，如果此時fpga就開始工作的話，極易導致錯誤。

那麼，這個復位訊號來自何處？難道我們做好的系統，每次上電後都要手動按一下reset按鈕麼？

答案是否定的！這個復位訊號其實是由特定的程式來產生的，系統每次上電，都會由該程式產生乙個復位訊號，從而避免了手動復位。

復位的方案很多，下面介紹乙個簡單方案。

clk：50m時鐘輸入

rst_n：非同步復位輸入

sys_rst_n：系統全域性同步復位訊號

第乙個程序用來延時，當上電後，延時100ms，以保證fpga內部達到穩定狀態；此時sys_rst_n始終為0，也就是系統時鐘處於復位狀態中；2.當100ms延時結束後，sys_rst_n與系統時鐘同步釋放，即sys_rst_n拉高，復位結束，系統開始正常工作。

流行的FPGA的上電復位

在實際設計中，由於外部阻容復位時間短，可能無法使fpga內部復位到理想的狀態，所以今天介紹一下網上流行的復位邏輯。在基於verilog的fpga設計中，我們常常可以看到以下形式的程序 訊號rst n用來對程序中所用變數的初始化，這個復位訊號是十分重要的，如果沒有復位，會導致一些暫存器的初始值變得未知...

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