1、modelsim 在編譯大工程時，有時候為了除錯方便，需要出很多不同的小版本。
一般新手用指令碼編譯檔案時喜歡用如下方式：
##vlog -sv -work work "../verilog/encode_frame_hw_mb2s.v"
##vlog -sv -work work "../verilog/encode_frame_hw_mb3s.v"
##vlog -sv -work work "../verilog/encode_frame_hw_mb4t.v"
##vlog -sv -work work "../verilog/encode_frame_hw_mb5t.v"
##vlog -sv -work work "../verilog/encode_frame_hw_mb6t.
上面方式容易出問題，假設verilog原始檔中包含有define命令，·ifndef *** ·else ·endif。 用vlog 編譯會將所有檔案當成乙個單獨的個體最後鏈結， 不會將其當成乙個統一的工程。也就是說，在某個.v 檔案只認自己當前檔案內是否有define，而不會考慮整體。這樣會造成想通過define 切很多版本，達不到想要的效果。
舉例說明 在 encode_frame_hw_mb4t.v" 檔案中假如有
·ifndef fpga_sim
assign a = b;
`else
assign a =c ;
`endif
加入你在工程頂層 甚至在指令碼 vism 中新增「 define fpga_sim" 但是你在encode_frame_hw_mb4t.v 中沒有新增，在用vlog 單個編譯檔案時，依然會認為沒有fpga_sim,而走上面的分支。
include "../verilog/encode_frame_hw_m0iy.v";
include "../verilog/encode_frame_hw_mb0s.v";
include "../verilog/encode_frame_hw_mb1s.v";
include "../verilog/encode_frame_hw_mb2s.v";
這樣在sim_inc的最前端新增乙個專用的define檔案，那麼會起到全域性作用。
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