諸如放大器和轉換器等模擬積體電路具有至少兩個或兩個以上電源引腳。對於單電源器件，其中乙個引腳通常連線到地。諸如adc和dac等混合訊號器件可以具有模擬和數字電源電壓以及 i/o電壓。像fpga這樣的數字ic還可以具有多個電源電壓，例如核心電壓、儲存器電壓和i/o電壓。
不管電源引腳的數量如何，ic資料手冊都詳細說明了每路電源的的允許範圍，包括推薦工作範圍和最大絕對值，而且為了保持正常工作和防止損壞，必須遵守這些限制。
然而，由於雜訊或電源紋波導致的電源電壓的微小變化—即便仍在推薦的工作範圍內—也會導致器件效能下降。例如在放大器中，微小的電源變化會產生輸入和輸出電壓的微小變化，如圖所示。
如果放大器正在驅動負載，並且在電源軌上存在無用阻抗，則負載電流會調製電源軌，從而增加交流訊號中的雜訊和失真。
典型的4層pcb通常設計為接地層、電源層、頂部訊號層和底部訊號層。表面貼裝ic的接地引腳通過引腳上的過孔直接連線到接地層，從而最大限度地減少接地連線中的無用阻抗。
電源軌通常位於電源層，並且路由到ic的各種電源引腳。顯示電源和接地連線的簡單ic模型如圖2所示。
ic內產生的電流流過走線阻抗z的電流產生電源電壓vs的變化，這將會產生各種型別的效能降低。
通過使用盡可能短的連線，將適當型別的區域性去耦電容直接連線到電源引腳和接地層之間，可以最大限度地降低對功率雜訊和紋波的靈敏度。去耦電容用作瞬態電流的電荷庫，並將其直接分流到地，從而在ic上保持恆定的電源電壓。雖然迴路電流路徑通過接地層，但由於接地層阻抗較低，迴路電流一般不會產生明顯的誤差電壓。
下圖顯示了高頻去耦電容必須盡可能靠近晶元的情況。否則，連線走線的電感將對去耦的有效性產生不利影響。
圖左側，電源引腳和接地連線都可能短，所以是最有效的配置。然而在圖右側中，pcb走線內的額外電感和電阻將造成去耦方案的有效性降低，且增加封閉環路可能造成干擾問題。
去耦電容擺放的位置及pcb走線是相當重要的，不合理的走線可能會使去耦電容幾乎沒有起到作用
在計算併聯有電容的負載發生階躍，負載兩端的電壓變化情況時，有公式 δu=ir
其中 i 為負載電流，r為電容的等效串聯電阻。可見，去耦電容的等效串聯電阻越小，負載階躍時電壓的變化量越小。平時使用的電解電容具有一定的r，這是不可避免的，只能通過優化佈線來減少pcb走線對r的影響。
在 pcb 布局時，應檢查去耦電容的放置是否符合以下原則：
（1）將電解電容放置在電源晶元或大電流負載的附近；
（2）0.1uf 瓷片電容最靠近晶元引腳放置；
（3）電源走線經過電容引腳之後再到達晶元供電引腳。
在設計大電流pcb時，經常需要使用多邊形鋪銅工具來佈線，這可以增大走線所承受的電流，但有一些需要注意的地方。
走線加寬後，電流路徑的寬度增加，於是，在左圖中，大部分的電流沿著橙色箭頭的方向流入晶元，僅有小部分電流由綠色箭頭，流經去耦電容，再流入晶元，這回降低電容的去耦作用。因此，如右圖所示，在電容的引腳處劃開，可以使電流先流經去耦電容，在流入晶元。
在實際電路板的佈線中，最好是沿著電路的電流流動方向來進行電路的設計。
低頻雜訊去耦通常需要用電解電容（典型值為1µf至100µf），以此作為低頻瞬態電流的電荷庫。將低電感表面貼裝陶瓷電容（典型值為0.01µf至0.1µf）直接連線到ic電源引腳，可最大程度地抑制高頻電源雜訊。所有去耦電容必須直接連線到低電感接地層才有效。此連線需要短走線或過孔，以便將額外串聯電感降至最低。
大多數ic資料手冊在應用部分說明了推薦的電源去耦電路，使用者應始終遵循這些建議，以確保器件正常工作。
鐵氧體磁珠並非始終必要，但可以增強高頻雜訊隔離和去耦，通常較為有利。這裡可能需要驗證磁珠永遠不會飽和，特別是在運算放大器驅動高輸出電流時。當鐵氧體飽和時，它就會變為非線性，失去濾波特性。
在為去耦應用選擇合適的型別時，需要仔細考慮由於寄生電阻和電感產生的非理想電容效能。
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