i2s全稱inter-ic sound, integrated interchip sound，或簡寫iis，是飛利浦在2023年定義（2023年修訂）的數字音訊傳輸標準，用於數字音訊資料在系統內部器件之間傳輸，例如編解碼器codec、dsp、數字輸入/輸出介面、adc、dac和數字濾波器等。除了都是由飛利浦定義外，i2s和i2c沒有任何關係。
序列時鐘sclk，也叫位時鐘（bclk），即對應數字音訊的每一位資料，sclk都有1個脈衝，sclk的頻率=2*取樣頻率*取樣位數。
幀時鐘lrck，用於切換左右聲道的資料，1為左聲道，0為右聲道，lrck頻率等於取樣頻率。
序列資料sd，就是用二進位制補碼表示的音訊資料。
有時為了使系統能夠更好地同步，還需要另外乙個訊號mclk，稱為主時鐘，也叫系統時鐘（sys clock），一般是取樣頻率的256倍或是384倍。切記，mclk並不是必須的。可有可無，看設計要求。
iis是比較簡單的數字介面協議，沒有位址或裝置選擇機制。
在iis匯流排上，只能同時存在乙個主裝置和傳送裝置。
主裝置可以是傳送裝置，也可以是接收裝置，或是協調傳送裝置和接受裝置的其它控制裝置。
在iis系統中，提供時鐘的裝置為主裝置。
這是 rda5981 的 iis 介面，這個介面比較特殊：
sd 線分為 in 和 out 兩根，當它是輸出音訊資料時就使用 out_sd，當它是接受音訊資料時就是用 in_sd
lrck 和 bclk 也分為 in 和 out 兩組，當 rda5981 當做主器件時就是用 out 組的時鐘，當它用作從器件時就使用 in 組的時鐘。
I2S介面介紹
i2s介面介紹 一 i2s協議介紹 i2s協議作為音訊資料傳輸協議，由philips制定。該協議由三條資料線組成 1 sclk 序列時鐘，頻率 2 取樣頻率 取樣位數。2 ws 字段 聲道 選擇，用來切換左右聲道資料。ws 取樣頻率 fs a 1 左聲道 b 0 右聲道 3 sd 序列資料 二進位制...
I2S音訊匯流排學習（四）I2S介面設計
圖1 傳送端 隨著ws訊號的改變，匯出乙個wsp脈衝訊號，進入並行移位暫存器裝入data left或data right，從而輸出資料被啟用。序列資料在時鐘下降沿移出。序列資料的預設輸入是0，因此所有位於最低位 lsb 後的資料將被設定為0。圖2 接收端 隨著第乙個ws訊號的改變，wsp在sck訊號...
I2S音訊匯流排學習（四）I2S介面設計
圖1 傳送端 隨著ws訊號的改變，匯出乙個wsp脈衝訊號，進入並行移位暫存器裝入data left或data right，從而輸出資料被啟用。序列資料在時鐘下降沿移出。序列資料的預設輸入是0，因此所有位於最低位 lsb 後的資料將被設定為0。圖2 接收端 隨著第乙個ws訊號的改變，wsp在sck訊號...