這兩種語言都是用於數字電子系統設計的硬體描述語言，而且都已經是 ieee 的標準。 vhdl 1987 年成為標準，而 verilog 是 1995 年才成為標準的。這個是因為 vhdl 是美**方組織開發的，而 verilog 是乙個公司的私有財產轉化而來的。為什麼 verilog 能成為 ieee 標準呢？它一定有其優越性才行，所以說 verilog 有更強的生命力。
這兩者有其共同的特點：
1. 能形式化地抽象表示電路的行為和結構；
2. 支援邏輯設計中層次與範圍地描述；
3. 可借用高階語言地精巧結構來簡化電路行為和結構；具有電路**與驗證機制以保證設計的正確性；
4. 支援電路描述由高層到低層的綜合轉換；
5. 硬體描述和實現工藝無關；
6. 便於文件管理；
7. 易於理解和設計重用。
但是兩者也各有特點：
verilog hdl 推出已經有 20 年了，擁有廣泛的設計群體，成熟的資源也比 vhdl 豐富。 verilog 更大的乙個優勢是：它非常容易掌握，只要有 c 語言的程式設計基礎，通過比較短的時間，經過一些實際的操作，可以在 2 ～ 3 個月內掌握這種設計技術。而 vhdl 設計相對要難一點，這個是因為 vhdl 不是很直觀，需要有 ada 程式設計基礎，一般認為至少要半年以上的專業培訓才能掌握。
目前版本的 verilog hdl 和 vhdl 在行為級抽象建模的覆蓋面範圍方面有所不同。一般認為 verilog 在系統級抽象方面要比 vhdl 略差一些，而在門級開關電路描述方面要強的多。
近 10 年來， eda 界一直在對數字邏輯設計中究竟用哪一種硬體描述語言爭論不休，目前在美國，高層次數字系統設計領域中，應用 verilog 和 vhdl 的比率是0%和20%；日本和台灣和美國差不多；而在歐洲 vhdl 發展的比較好。在中國很多積體電路設計公司都採用 verilog ，但 vhdl 也有一定的市場。
以下是綜合整理網上的一些聲音，比較有參考意義：
1、最近和朋友談到這個問題, 他們選的是 verilog。原因是, ip**商大多提供 verilog, 如果你的 project 是從頭做到尾都自己來, 不用別人的 ip 那麼, 我想問題不大, 但如果你未來會開 asic 需要整合 ip **商的 ip 那麼建議你用 verilog!
2、以前的乙個說法是：在國外學界vhdl比較流行，在產業界verilog比較流行。
3、說技術上有多大優勢都是沒什麼意義的，有些東西也不是技術決定的，大家都覺得vhdl沒前途，它就沒有前途了。
4、vhdl太陳腐了。verilog2001標準剛推出來沒兩年，明年又要推出verilog2005標準了，現在草案都是第三稿了。再看看vhdl，一點發展動靜都沒有，怎麼能跟得上時代的要求啊，怎麼能做得了系統級概念設計、整合、**和驗證啊。
5、verilog適合演算法級，rtl，邏輯級，門級，而vhdl適合特大型的系統級設計，也就是在系統級抽象方面比verilog好。
6、i know both languages equally well. when asked which one i prefer, i usually answer that i was asked the wrong question. the right question should be "which one do i hate the least?" and the answer to that question is: "the one i'm not currently working with".
7、verilog code 執行快，simulation performance 好，所以netlist都用verilog；vhdl package 比較好，但寫得費事...
8、國內vhdl看到的更多一些，國外應該都是verilog，你看看常見的這些eda軟體對verilog的支援程度就知道了，如modelsim、debussy、synplify、ldv。從我的實踐看，絕對是verilog流行，當然，也可能是我孤陋寡聞了。選擇哪個語言其實是跟你在哪個公司上班有關，公司用哪個你就得用哪個，如果你現在還沒有上班，那你要看看你要應聘哪個公司，比如你應聘我們公司的話呢，那肯定就是verilog了。從電路設計上說，道理都是相通的，上手還是不成問題，不過從語言、語法的角度講，差異還是很大的，要發揮語言、**本身的全部功能、潛力，沒有一兩年的使用是不行的。
9、應該說隨著ic設計的發展，用verilog的越來越多，vhdl越來越少，我感覺這絕對是乙個趨勢。其實語言本身是其次，重要的是你所在的團隊、公司用的是什麼。
你可能誤解了，國內幾個大公司ic設計都是用的verilog，如華為、中興等。
10、verilog就像c；vhdl就像pascal。
11、vhdl比較嚴謹，verilog比較自由，初學還是用vhdl比較好，初學用verilog會比較容易出錯。
12、在國外，vhdl是本科課程，verilog是研究生課程。
如果罈子裡的diggers有什麼見解，歡迎補充喲！~
對於新手而言，順大便（恩，不是小便）推薦一下罈子裡彙總的verilog與vhdl的經典自學資料彙總貼，拿好不謝！
verilog：
vhdl：
VHDL和 verilogHDL的區別
硬體描述語言hdl hardware describe language hdl概述 隨著eda技術的發展，使用硬體語言設計pld fpga成為一種趨勢。目前最主要的硬體描述語言是vhdl和verilog hdl。vhdl發展的顯紓 鋟 細瘢 鳹erilog hdl是在c語言的基礎上發展起來的一種硬...
Verilog 與 的區別
邏輯操作符 邏輯與 邏輯或 邏輯非 位操作符 一元非 二元與 二元或 二元異或 歸約操作符 單目運算子 與歸約 或歸約 異或歸約 verilog中 與 的區別為 性質不同 計算結果不同 引數不同。一 性質不同 1 是位運算子，表示是按位與。2 是邏輯運算子，表示是邏輯與。二 計算結果不同 1 的計算...
Verilog中wire和reg的區別
wire為無邏輯線，本身只做連線，不帶邏輯，輸入什麼就是什麼。用always語句對wire語句賦值，綜合就會報錯。1 assign 語句 例如 reg a,b wire and result assign and result a b 2 原件例化必須用wire 例如 wire dout ram u...