型別
命名方式
例項頂層檔案
物件+功能+top
video_online_top.v
邏輯控制檔案
物件+ctr
ddr_ctr.v
驅動程式
物件+功能+dri
lcd+dri.v
引數檔案
物件+para
lcd+para.v
模組介面
特徵域+檔名+u
mcb_read; c3+mcb+read+u.v
埠注釋
物件+通道+方向
input video_vs_i
時鐘訊號
物件+功能+特徵
phy_txclk_i; sys_50mhz_i
復位訊號
物件+功能+極性+特徵
phy_rst_n_i; sys_rst_n_i
延遲訊號
物件+功能+特徵1+特徵2
fram_sync_i_r0
特性功能計數
物件(+功能)(+物件)+cnt
line_cnt;rd_cnt;mem_wr_cnt
一般計數器
cnt+序號
cnt0
時許同步訊號
物件+功能+特徵
line_sync_i
使能訊號
(物件)+功能+en
wr_en; fifo_wr_en
/* ========================
filename ﹕
author ﹕
description ﹕
called by ﹕
revision history ﹕
revision 1.0
email ﹕
company ﹕ robsense technology .inc
========================= */
`timescale 1ns/1ns
model verilog_template
( //global clock
input clk, //50mhz
input rst_n, //global reset
//user inte***ce
output [7:0] led_data //board test led
);endmodel;
//----------------------
//generate
foris delay signal
localparam delay_top = 28
'd50_000000; 1s
reg[27:0] delay_cnt;
always@(posedage clk or nogedage rst_n)
begin
if(!rst_n)
delay_cnt <= 0;
else
if(delay_cnt < delay_top - 1
'b1)
delay_cnt <= delay_cnt + 1
'b1;
else
delay_cnt <= 0;
end//counter for
1s delay is completed
wire delay_1s = (delay_cnt == delay_top -1
'b1)? 1
'b1 : 1b'0;
//------------------
//generate water led display
led_input_display
#( .led_width (8)
)u_led_input_display
( //global clock
.clk (clk),
.rst_n (rst_n),
//led inte***ce
.led_en (1'b1),
.led_value (led_value),
.led_data (led_date)
);
對於moduel的例化,相當於c語言中的呼叫函式,需要注意訊號列表的格式:
+ 1.每乙個module再例化前必須又module的功能說明
+ 2.module的例化名採用u_xx的格式
+ 3.訊號列表及wire都必須完全對齊
+ 4.相關訊號必須寫在一起,並且有注釋
具體設計格式參照verilog**風格。
`timescale 1ns/1ns
module
testbench_tb;
wire [7
:0] led_data; //led test
endmodule
testbench 不同於verilog hdl的地方是沒有輸入/輸出類的訊號定義,每個激勵都是再當前檔案中生成的,唯一與外界通訊的wire是直連線道需要測試的module上的。還應該遵循規範:
+ 1.module前必須寫`timescale 1ns/1ns
+ 2.module後緊跟testbench需要輸出的訊號(當模組多時, 緊跟當前modul)
+ 3.相關訊號必須解除安裝一起,並且注釋。
+ ×4.設計wire測試訊號,測試指令碼更加清晰。
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