(1)首先編寫makefile檔案
run:
vcs -f ./filelist.f -r -fsdb -full64 -l analyze.log
verdi:
verdi -f ./filelist.f -ssf ./mc1_manage_tb.fsdb -topmc1_manage_tb
clean:
rm -rf csrc novas* sim* ucli.key verilog
(2)新建資料夾，mkdir proj4
(3)find ../mcmanagement/*.v >filelist.f (找出mcmanagement中的所有的.v檔案)
(4)cp ../proj1/makefile .(將建好的makefile複製到當前目錄下.)
(5)在proj4新建testbench檔案(mkdir testbench)
(6)在testbench中編寫mc1_manage_tb
module mc1_manage_tb();
6.1 //將工程檔案中對應的.v檔案，input->reg,output->wire，以分號進行分割
6.2 (埠對映採用逗號分格) mc1_manage test(
.clk(clk)
,.reset(reset)
,
);
6.3 對時鐘clk初始化
initial
begin
clk=0;
forever #50 clk=~clk;
end
6.4對reset訊號處理
initial
begin
reset=0;
#1000 reset=1;
#100000;
$finish
end
6.5 fsdb包含關係
initial
begin
$fsdbdumpfie("mc1_manage_tb.fsdb");
$fsdbdumpvars(0,mc1_manage_tb);
end
6.6編寫測試程式的訊號變化
initial
begin
dc_data_u=0;
@(posedge clk)begin
end
@(posedge clk) begin
end
end
intial //初始值賦值
begin
end
（7）將makefile中的.fsdb與testbench中tb與.fsdb對應
（8）endmodule
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