同步時序邏輯電路中由於引入了時鐘脈衝，在寫verilog程式時，習慣面向過程或物件導向程式設計思維的童鞋帶來理解上的困難。
在理解verilog程式時，基本要點是從電路出發，拋棄傳統的面向過程或物件導向思維，而從電路構造和電流變化的角度理解。如下面的時序邏輯電路:
當時序電路處於穩態，時鐘脈衝沒有到來時，並且!q0的值為1時，x的變化只會影響到z的輸出，而兩個j-k觸發器狀態不會有任何改變
其對應的verilog程式為：
程式中的now_state表示電路的現態，next_state表示電路的次態。
圖1中只有乙個cp，電路受控於乙個時鐘脈衝，是乙個同步時序電路，因此在verilog程式中有乙個always監控clk（始終脈衝），現在理解的關鍵是下面這個always的語義。理解這一塊需要大家回頭複習下降沿j-k觸發器的工作原理，其功能請詳見下降沿觸發器的分析。在下降沿觸發器中，當下降沿來臨時，下降沿來臨的前一剎那的輸入會引起當前電路的狀態改變，後面這個always做的事情就是控制這個變化。
另外，反過來理解，只要時鐘脈衝不來，無論組合電路中的輸入如何變化，電路狀態都不會改變，只有時鐘脈衝來了，電路狀態才會改變。
時序電路的verilog程式一般有兩個always，乙個用於控制時序中的觸發器，乙個用於控制組合電路。
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