Xilinx IP核使用一 FIFO

今天在將srio的資料存入fifo後，然後把fifo中的資料不斷送入fft進行運算時，對於幾個控制訊號總產生問題。所以單獨對fifo進行了**。原來感覺fifo的幾個引數埠一目了然啊，還需要什麼深入了解嗎，在實驗發生問題才知道當時的想法多麼幼稚啊。

下面對xilixn fifo核進行下簡單說明，配上**時序圖和源**，描述的還是比較清晰的。希望對和我一樣剛接觸fpga不久的同學能有一點點幫助^_^

這個**的功能是要實現向fifo256存入1到256個數，再將1-256讀出。注意這裡選的是full flags reset value of 1

這是我想當然的**結果：這裡可以看到資料1丟失了，第乙個讀出的資料是2。再看圖1的data_count，這裡先說下data_count的含義，當前時鐘進行寫操作，則下一時鐘data_count加1，當前時鐘進行讀操作，則下一時鐘data_count減1。因此由圖隱約可以知道為什麼資料1丟失了。

檢視了下xilixn fifo的官方文件，說在進行寫復位後，要延遲3個時鐘週期才能進行寫操作。因此我在寫復位以後，通過count引入了3個時鐘的延遲，如下圖，發現資料沒有發生的丟失的情況了。

fifo核非常好用，在讀操作的時候，我們可以通過data_count來知道還有多少個資料將要讀出，這對於後面的fft引數控制很關鍵。當我加上fft模組時，又出問題了，上面寫復位的full高電平對訊號的控制產生了的影響，即資料並沒有傳入fifo，full就已經拉高了。重新回到fifo文件，看到了答案full flags reset value of 0，在選了這個選項後，非同步寫復位將用最少的時間來完成。話不多說看**圖一目了然。

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