1 引 言
靜電放電會給電子器件帶來破壞性的後果，它是造成積體電路失效的主要原因之一。隨著積體電路工藝不斷發展， c
mos電路的特徵尺寸不斷縮小，管子的柵氧厚度越來越薄，晶元的面積規模越來越大，mos
管能承受的電流和電壓也越來越小，而外圍的使用環境並未改變，因此要進一步優化電路的抗esd
效能，如何使全晶元有效面積盡可能小、esd
效能可靠性滿足要求且不需要增加額外的工藝步驟成為ic設計者主要考慮的問題。
2 esd
保護原理
esd保護電路的設計目的就是要避免工作電路成為esd的放電通路而遭到損害，保證在任意兩晶元引腳之間發生的esd，都有適合的低阻旁路將esd電流引入電源線。這個低阻旁路不但要能吸收esd電流，還要能箝位工作電路的電壓，防止工作電路由於電壓過載而受損。在電路正常工作時，抗靜電結構是不工作的，這使esd保護電路還需要有很好的工作穩定性，能在esd發生時快速響應，在保護電路的同時，抗靜電結構自身不能被損壞，抗靜電結構的負作用(例如輸入延遲)必須在可以接受的範圍內，並防止抗靜電結構發生閂鎖。
3 cmos
電路esd保護結構的設計
大部分的esd電流來自電路外部，因此esd保護電路一般設計在pad旁， i/o電路內部。典型的i/o電路由輸出驅動和輸入接收器兩部分組成。esd通過pad匯入晶元內部，因此i/o裡所有與pad直接相連的器件都需要建立與之平行的esd 低阻旁路，將esd電流引入電壓線，再由電壓線分布到晶元各個管腳，降低esd的影響。具體到i/o電路，就是與pad相連的輸出驅動和輸入接收器，必須保證在esd發生時，形成與保護電路並行的低阻通路，旁路esd電流，且能立即有效地箝位保護電路電壓。而在這兩部分正常工作時，不影響電路的正常工作。
常用的esd保護器件有電阻、二極體、雙極性電晶體、mos管、可控矽等。由於mos管與cmos
工藝相容性好，因此常採用mos管構造保護電路。
cmos工藝條件下的nmos管有乙個橫向寄生n - p - n (源極- p型襯底- 漏極)電晶體，這個寄生的電晶體開啟時能吸收大量的電流。利用這一現象可在較小面積內設計出較高esd耐壓值的保護電路，其中最典型的器件結構就是柵極接地nmos(ggnmos， gate grounded nmos) 。
在正常工作情況下， nmos橫向電晶體不會導通。當esd發生時，漏極和襯底的耗盡區將發生雪崩，並伴隨著電子空穴對的產生。一部分產生的空穴被源極吸收，其餘的流過襯底。由於襯底電阻rsub的存在，使襯底電壓提高。當襯底和源之間的pn結正偏時，電子就從源發射進入襯底。這些電子在源漏之間電場的作用下，被加速，產生電子、空穴的碰撞電離，從而形成更多的電子空穴對，使流過n- p - n電晶體的電流不斷增加，最終使nmos電晶體發生二次擊穿，此時的擊穿不再可逆，則nmos管損壞。
為了進一步降低輸出驅動上nmos在esd時兩端的電壓，可在esd 保護器件與ggnmos之間加乙個電阻。這個電阻不能影響工作訊號，因此不能太大。畫版圖時通常採用多晶矽(poly)電阻。
只採用一級esd保護，在大esd電流時，電路內部的管子還是有可能被擊穿。ggnmos導通，由於esd電流很大，襯底和金屬連線上的電阻都不能忽略，此時ggnmos並不能箝位住輸入接收端柵電壓，因為讓輸入接收端柵氧化矽層的電壓達到擊穿電壓的是ggnmos與輸入接收端襯底間的ir 壓降。為避免這種情況，可在輸入接收端附近加乙個小尺寸ggnmos進行二級esd 保護，用它來箝位輸入接收端柵電壓，如圖1所示。
圖1 常見esd的保護結構和等效電路。
在畫版圖時，必須注意將二級esd保護電路緊靠輸入接收端，以減小輸入接收端與二級esd保護電路之間襯底及其連線的電阻。為了在較小的面積內畫出大尺寸的nmos管子，在版圖中常把它畫成手指型，畫版圖時應嚴格遵循i/o esd 的設計規則。
如果pad僅作為輸出，保護電阻和柵短接地的nmos就不需要了， 其輸出級大尺寸的pmos和nmos器件本身便可充當esd防護器件來用，一般輸出級都有雙保護環，這樣可以防止發生閂鎖。
在全晶元的esd結構設計時，注意遵循以下原則:
(1)外圍vdd、vss走線盡可能寬，減小走線上的電阻;(2)設計一種vdd - vss之間的電壓箝位結構，且在發生esd時能提供vdd - vss直接低阻抗電流洩放通道。對於面積較大的電路，最好在晶元的四周各放置乙個這樣的結構，若有可能，在晶元外圍放置多個vdd、vss的pad，也可以增強整體電路的抗esd能力;(3)外圍保護結構的電源及地的走線盡量與內部走線分開，外圍esd 保護結構盡量做到均勻設計，避免版圖設計上出現esd薄弱環節;(4) esd 保護結構的設計要在電路的esd 效能、晶元面積、保護結構對電路特性的影響如輸入訊號完整性、電路速度、輸出驅動能力等進行平衡考慮設計，還需要考慮工藝的容差，使電路設計達到最優化;(5)在實際設計的一些電路中，有時沒有直接的vdd - vss電壓箝位保護結構，此時，vdd - vss之間的電壓箝位及esd電流洩放主要利用全晶元整個電路的阱與襯底的接觸空間。所以在外圍電路要盡可能多地增加阱與襯底的接觸，且n + p +的間距一致。若有空間，則最好在vdd、vss的pad旁邊及四周增加vdd - vss電壓箝位保護結構，這樣不僅增強了vdd - vss模式下的抗esd能力，也增強了i/o - i/o模式下的抗esd能力。
一般只要有了上述的大致原則，在與晶元面積折中的考慮下，一般亞微公尺cmos電路的抗esd電壓可達到2500v以上，已經可以滿足商用民品電路設計的esd可靠性要求。
對於深亞微公尺超大規模cmos ic的esd結構設計，常規的esd保護結構通常不再使用了，通常大多是深亞微公尺工藝的foundry生產線都有自己外圍標準的esd結構提供，有嚴格標準的esd結構設計規則等，設計師只需呼叫其結構就可以了，這可使晶元設計師把更多精力放在電路本身的功能、效能等方面的設計。
4 結束語
esd保護設計隨著cmos工藝水平的提高而越來越困難， esd保護已經不單是輸入腳或輸出腳的esd保護設計問題，而是全晶元的靜電防護問題。
晶元裡每乙個i/o 電路中都需要建立相應的esd保護電路，此外還要從整個晶元全盤考慮，採用整片(whole - chip)防護結構是乙個好的選擇，也能節省i/o pad上esd元件的面積
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