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wire型資料 readdata和writedata，綜合以後不能新增到signaltap中觀測。
在待觀察的wire訊號旁邊加上/*synthesis keep*/;
wire [31:0] readdata /* synthesis keep = 1 */;
對於沒有output的reg訊號，quartus在綜合時也採用了最佳方式，因此，在signaltap ii中不能觀察該訊號。
解決方法：
對於reg訊號則加/*synthesis noprune*/ 或者/* synthesis preserve */
兩者的不同之處在於：
/*synthesis noprune*/避免quartus ii優化掉沒output的reg。
/*synthesis preserve*/避免quartus ii將reg優化為常數，或者合併重複的reg。
若是想觀察整個模組中的reg訊號，則在module之後新增/*synthesis noprune*/
module test（clk，rst，data）/*synthesis noprune*/ ；
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