在高速電路中，工程師常常建議在高速匯流排上加33ω串聯電阻，理由有三：
我在除錯dsp6713訪問sdram匯流排時，使用時鐘頻率50mhz。
第乙個pcb版本使用0ω串聯電阻，測試sdram沒有問題，但第二版pcb使用0ω發現emif的時鐘波形出現異常，讀取sdram資料也出錯。出錯波形如下：
時鐘波形呈現如上圖所示的結果是：原本乙個時鐘上公升沿，由於電壓的波動，時鐘存在多個上公升沿（如上圖），因此會造成原本一次取樣的地方變成多次取樣，時序就錯了。
加上33ω的串聯電阻後，時鐘波形變得平滑，如下圖。
由此可見，加與不加串阻對訊號還是有影響的！推薦在高速時鐘匯流排上都加上串阻。
串聯電阻能平滑訊號的原理是rc高頻濾波電路。
因為如果乙個訊號的邊沿非常陡峭，含有大量的高頻成分，將會輻射干擾，另外，也容易產生過衝。而串聯的電阻，跟訊號線的分布電容以及負載的輸入電容等形成乙個rc電路，這樣就會降低訊號邊沿的陡峭程度。
我們知道rc電路的截止頻率為f = 1/(2π*(rc)^(1/2))，所以r和c的值都不能太大，根據經驗，通常選擇33ω或22ω為最佳
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