組合邏輯中多用門控時鐘，一般驅動門控時鐘的邏輯都是只包含乙個門，如果有其他的附加邏輯，就容易因競爭而產生不希望的毛刺。門控時鐘通過乙個時能訊號控制時鐘的開關。當系統不工作時可以關閉時鐘，整個系統處於非啟用狀態，這樣就能夠在某種程度上降低系統功耗。
然而，使用門控時鐘並不符合同步設計的思想，它可能會影響設計的實現和驗證。單純從功能上看，使用使能時鐘替代門控時鐘是乙個不錯的選擇；但是使能時鐘在使能訊號關閉時，時鐘訊號仍然在工作，它無法像門控時鐘那樣降低系統的功耗。
altera的解決方案：
對於上公升沿有效的系統時鐘clk，他的下降沿先把門控時鐘打一拍，然後再用這個使能訊號和系統時鐘clk相與後作為後續電路的門控時鐘。
這樣的門控時鐘電路很好的解決了組合邏輯常見的一些問題。它避免了毛刺的出現，同時也有效的抑制了亞穩態可能帶來的危害。但是從另乙個方面來說，如果這個設計的系統時鐘占空比不是很穩定，或者輸出的使能訊號(enable)與時鐘訊號(clk)的邏輯過於複雜，那麼它也會帶來一些功能和時序上的問題。總得來說，只要設計者控制好這個設計中時鐘占空比和門控邏輯複雜度，他還是比下面這個簡單的門控時鐘電路方案可行。
路漫漫其修遠兮，吾將上下而求索
clock gating門控時鐘
asic設計人員主要使用正邊沿觸發的d觸發器來生成暫存器。這些觸發器在每個時鐘週期被時鐘觸發 如果需要保持以前的值，通常使用mux多路器電路。圖1顯示了這個電路。雖然這個電路在概念上很簡單，但它可以通過幾種方式進行改進。圖2顯示了門控時鐘的等效電路。這個電路的效能更高，因為它從輸入到觸發器的時序關鍵...
門控時鐘 使能時鐘的實現
在編寫fpga的時候我們常常會遇到這樣的問題 全域性時鐘的頻率太高了，某些模組需要頻率更低的時鐘來驅動，總是呼叫pll太浪費資源了。現在說說這種時候該怎麼辦 1.門控時鐘分頻 門控時鐘就是通過計數的方式來實現對全域性時鐘的分頻，滿足你對低頻時鐘的需求。基於計數器的分頻器不說了太基礎了，現在說說非整數...
時鐘門控技術 Clock Gating
隨著能源的日益短缺和地球的變暖，對電子產品的功耗要求越來越重要，如何降低電子產品的功耗是每乙個電子工程師所要思考的問題。對於半導體產品來說，乙個數位電路的功耗有2部分構成，其一是靜態功耗，通常表現為電子線路的漏電流，控制這部分功耗主要決定於生產工藝和所用的材料 其二是動態工作電流，而影響這部分功耗的...